JPH0386432U - - Google Patents
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- Publication number
- JPH0386432U JPH0386432U JP14876989U JP14876989U JPH0386432U JP H0386432 U JPH0386432 U JP H0386432U JP 14876989 U JP14876989 U JP 14876989U JP 14876989 U JP14876989 U JP 14876989U JP H0386432 U JPH0386432 U JP H0386432U
- Authority
- JP
- Japan
- Prior art keywords
- input
- control circuit
- reset
- circuit
- reset signal
- Prior art date
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- Pending
Links
- 230000000903 blocking effect Effects 0.000 claims 2
- 238000010521 absorption reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
Description
図は本考案の好適な実施例を示し、第１図は装
置全体の概略的なブロツク図、第２図は通電時と
停電時におけるリセツト信号吸収回路の出力端の
電圧状態を示す説明図である。 １……リセツト回路、２……制御回路、４……
リセツト信号吸収回路、５……メモリ、６……電
池、７……スイツチング回路。
置全体の概略的なブロツク図、第２図は通電時と
停電時におけるリセツト信号吸収回路の出力端の
電圧状態を示す説明図である。 １……リセツト回路、２……制御回路、４……
リセツト信号吸収回路、５……メモリ、６……電
池、７……スイツチング回路。
Claims (1)
- 停電時にメモリ及び制御回路を外部電池でバツ
クアツプする装置に使用され、電源投入時とウオ
ツチドツグリトリガ信号が入力しない時に、前記
制御回路に対してリセツト信号を出力するリセツ
ト回路において、停電時に前記制御回路にリセツ
ト信号が入力することを阻止する入力阻止手段を
設けたことを特徴とするリセツト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14876989U JPH0386432U (ja) | 1989-12-25 | 1989-12-25 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14876989U JPH0386432U (ja) | 1989-12-25 | 1989-12-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0386432U true JPH0386432U (ja) | 1991-09-02 |
Family
ID=31695203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14876989U Pending JPH0386432U (ja) | 1989-12-25 | 1989-12-25 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0386432U (ja) |
-
1989
- 1989-12-25 JP JP14876989U patent/JPH0386432U/ja active Pending