JPH03874Y2 - - Google Patents
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- JPH03874Y2 JPH03874Y2 JP3287287U JP3287287U JPH03874Y2 JP H03874 Y2 JPH03874 Y2 JP H03874Y2 JP 3287287 U JP3287287 U JP 3287287U JP 3287287 U JP3287287 U JP 3287287U JP H03874 Y2 JPH03874 Y2 JP H03874Y2
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- Japan
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- fet
- gate
- circuit
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- winding
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Description
【考案の詳細な説明】
「産業上の利用分野」
本考案は例えばAC100Vから200Vのような広
範囲の入力電圧の変化に追随して切換えなしで出
力を一定に制御することを可能にしたコンバータ
のクランプ制御回路に関するものある。
範囲の入力電圧の変化に追随して切換えなしで出
力を一定に制御することを可能にしたコンバータ
のクランプ制御回路に関するものある。
「従来の技術」
本件の出願人はクランプ制御回路として第３図
に示すような回路を既に提案した（特願昭61−
183180号）。すなわち、入力電源１１に、変圧器
１２の１次巻線１３と主開閉素子としてのMOS
型第1FET１４の直列回路を結合し、前記変圧器
１２の２次巻線１５は整流ダイオード１６、転流
ダイオード１７、インダクタ１８とコンデンサ１
９からなる平滑波回路を介して出力端子２０，
２１に結合され、この出力端子２０，２１は、絶
縁用ホトカプラ２３、シヤントレギユレータ２
４、検出増幅回路２５を介して前記第1FET１４
のゲートに結合されて、いわゆるホワード型コン
バータが構成されている。
に示すような回路を既に提案した（特願昭61−
183180号）。すなわち、入力電源１１に、変圧器
１２の１次巻線１３と主開閉素子としてのMOS
型第1FET１４の直列回路を結合し、前記変圧器
１２の２次巻線１５は整流ダイオード１６、転流
ダイオード１７、インダクタ１８とコンデンサ１
９からなる平滑波回路を介して出力端子２０，
２１に結合され、この出力端子２０，２１は、絶
縁用ホトカプラ２３、シヤントレギユレータ２
４、検出増幅回路２５を介して前記第1FET１４
のゲートに結合されて、いわゆるホワード型コン
バータが構成されている。
以上のようなホワード型コンバータにおいて、
前記第1FET１４のドレン、ソース間に、ダイオ
ード２６、補助開閉素子である第2FET２７、コ
ンデンサ２８の直列回路が結合され、また、前記
変圧器１２に前記１次巻線１３と同一巻数の補助
巻線としての第３次巻線２９を巻回し、その第３
次巻線２９の一端を、前記ダイオード２６と第
2FET２７の接続点に、他端を入力電源１１の正
側に結合する。
前記第1FET１４のドレン、ソース間に、ダイオ
ード２６、補助開閉素子である第2FET２７、コ
ンデンサ２８の直列回路が結合され、また、前記
変圧器１２に前記１次巻線１３と同一巻数の補助
巻線としての第３次巻線２９を巻回し、その第３
次巻線２９の一端を、前記ダイオード２６と第
2FET２７の接続点に、他端を入力電源１１の正
側に結合する。
前記変圧器１２にさらに第４次巻線３０を設
け、この第４次巻線３０の一端は前記第１次巻線
１３に結合され、他端は抵抗３１を介して前記第
2FET２７のゲートに結合されている。この第
2FET２７のソース、ゲート間には第3FET３２
のソース、ドレンを結合し、さらに、この第
3FET３２のソース、ドレン間には抵抗３３が結
合されている。また、前記第2FET２７のドレ
ン、ソース間にはダイオード３が結合されてい
る。
け、この第４次巻線３０の一端は前記第１次巻線
１３に結合され、他端は抵抗３１を介して前記第
2FET２７のゲートに結合されている。この第
2FET２７のソース、ゲート間には第3FET３２
のソース、ドレンを結合し、さらに、この第
3FET３２のソース、ドレン間には抵抗３３が結
合されている。また、前記第2FET２７のドレ
ン、ソース間にはダイオード３が結合されてい
る。
前記検出増幅回路２５はMB3759として市販さ
れている電源用IC３５、前記第1FET１４と第
２、第3FET２７，３２のオン時に立上りを遅
く、オフ時の立下りを早くするための抵抗、ダイ
オード、コンデンサからなる時定数回路３６，３
７、ゲート回路３８，３９等を具備し、前記一方
のゲート回路３８は第1FET１４のゲートに抵抗
４０を介して結合され、他方のゲート回路３９に
は絶縁用パルス変圧器４１を介して第２、第
3FET２７，３２のゲートに結合されている。４
２は直流電源である。
れている電源用IC３５、前記第1FET１４と第
２、第3FET２７，３２のオン時に立上りを遅
く、オフ時の立下りを早くするための抵抗、ダイ
オード、コンデンサからなる時定数回路３６，３
７、ゲート回路３８，３９等を具備し、前記一方
のゲート回路３８は第1FET１４のゲートに抵抗
４０を介して結合され、他方のゲート回路３９に
は絶縁用パルス変圧器４１を介して第２、第
3FET２７，３２のゲートに結合されている。４
２は直流電源である。
「考案が解決しようとする問題点」
第３図の方式は第1FET１４、コンデンサ２８
の充放電用第2FET２７としてＮチヤンネルの
MOSFETが使用されていたが、下記の理由によ
り補助開閉素子しての第3FET３２、第4FET３
９、パルス変圧器４１等を必要とした。すなわ
ち、第1FET１４のターンオンより先に確実に第
2FET２７が遮断されていないとクランプ用コン
デンサ２８が、第2FET２７、第３次巻線２９、
第１次巻線１３、第1FET１４を通ずる短絡回路
によつて放電され、動作上の障害、第１、第
2FET１４，２７等の破壊と能率の低下等の不都
合を発生するという問題があつた。このため電源
用IC３５の出力による第1FET１４のターンオン
は時定数回路３６等によつて適当に遅らせるとと
もにIC３５の出力時には第３、第4FET３２，３
９等によつて第2FET２７を急速に第1FET１４
のオン以前に遮断する必要があつた。また、電位
的にもパルス変圧器４１等によつて分解すること
も当然必要であるが、第２、第3FET２７，３２
のソース電位の変動には円滑な制御を行なうため
に細心の注意が必要であるなどの若干の問題があ
つた。
の充放電用第2FET２７としてＮチヤンネルの
MOSFETが使用されていたが、下記の理由によ
り補助開閉素子しての第3FET３２、第4FET３
９、パルス変圧器４１等を必要とした。すなわ
ち、第1FET１４のターンオンより先に確実に第
2FET２７が遮断されていないとクランプ用コン
デンサ２８が、第2FET２７、第３次巻線２９、
第１次巻線１３、第1FET１４を通ずる短絡回路
によつて放電され、動作上の障害、第１、第
2FET１４，２７等の破壊と能率の低下等の不都
合を発生するという問題があつた。このため電源
用IC３５の出力による第1FET１４のターンオン
は時定数回路３６等によつて適当に遅らせるとと
もにIC３５の出力時には第３、第4FET３２，３
９等によつて第2FET２７を急速に第1FET１４
のオン以前に遮断する必要があつた。また、電位
的にもパルス変圧器４１等によつて分解すること
も当然必要であるが、第２、第3FET２７，３２
のソース電位の変動には円滑な制御を行なうため
に細心の注意が必要であるなどの若干の問題があ
つた。
「問題点を解決するための手段」
本考案は上述のような問題点を解決するために
なされたもので、入力側電源を変圧器の１次巻線
と第1FETとの直列回路に接続し、前記変圧器の
２次巻線に整流波回路を介して出力端子を結合
し、この出力端子に結合された検出増幅回路から
電源用ICを介して出力によつて前記第1FETの導
通角を制御するようにしたホワード型コンバータ
において、前記第1FETの両端に、ダイオード、
Ｐチヤンネルの第2FETおよびコンデンサの直列
回路を結合し、前記変圧器の１次巻線の一端と、
前記ダイオードと第2FETの結合点との間に、前
記１次巻線と同一巻回数を有する３次巻線を結合
し、前記第2FETのゲート・ソース間に、前記変
圧器の４次巻線によるゲート電圧供給回路を結合
するとともにＮチヤンネルの第3FETを結合し、
この第3FETのゲート・ソースと前記電源用ICと
の間にゲート電圧供給回路を結合してなるもので
ある。
なされたもので、入力側電源を変圧器の１次巻線
と第1FETとの直列回路に接続し、前記変圧器の
２次巻線に整流波回路を介して出力端子を結合
し、この出力端子に結合された検出増幅回路から
電源用ICを介して出力によつて前記第1FETの導
通角を制御するようにしたホワード型コンバータ
において、前記第1FETの両端に、ダイオード、
Ｐチヤンネルの第2FETおよびコンデンサの直列
回路を結合し、前記変圧器の１次巻線の一端と、
前記ダイオードと第2FETの結合点との間に、前
記１次巻線と同一巻回数を有する３次巻線を結合
し、前記第2FETのゲート・ソース間に、前記変
圧器の４次巻線によるゲート電圧供給回路を結合
するとともにＮチヤンネルの第3FETを結合し、
この第3FETのゲート・ソースと前記電源用ICと
の間にゲート電圧供給回路を結合してなるもので
ある。
「作用」
第1FETのソースとＰチヤンネルの第2FETの
ソースとを同一点に結合したので、第2FETのソ
ースの変動がなく、しかも従来のパルス変圧器や
第4FET等を不要となるだけでなく、安定した制
御が行なわれる。
ソースとを同一点に結合したので、第2FETのソ
ースの変動がなく、しかも従来のパルス変圧器や
第4FET等を不要となるだけでなく、安定した制
御が行なわれる。
「実施例」
以下、本考案の一実施例を図面に基づいて説明
する。
する。
第１図において、１１は直流入力電源で、この
入力電源１１は、変圧器１２の１次巻線１３と主
開閉素子としてのMOS型第1FET１４の直列回
路に結合し、前記変圧器１２の２次巻線１５は整
流ダイオード１６、転流ダイオード１７、インダ
クタ１８とコンデンサ１９からなる平滑波回路
を介して出力端子２０，２１に結合され、この出
力端子２０，２１は、絶縁用ホトカプラ２３、シ
ヤントレギユレータ２４、検出増幅回路２５を介
して前記第1FET１４のゲートに結合されてい
る。
入力電源１１は、変圧器１２の１次巻線１３と主
開閉素子としてのMOS型第1FET１４の直列回
路に結合し、前記変圧器１２の２次巻線１５は整
流ダイオード１６、転流ダイオード１７、インダ
クタ１８とコンデンサ１９からなる平滑波回路
を介して出力端子２０，２１に結合され、この出
力端子２０，２１は、絶縁用ホトカプラ２３、シ
ヤントレギユレータ２４、検出増幅回路２５を介
して前記第1FET１４のゲートに結合されてい
る。
以上のようなホワード型コンバータにおいて、
前記第1FET１４のドレン、ソース間に、ダイオ
ード２６、コンデンサ２８、補助開閉素子として
ＰチヤンネルのMOS型第2FET２７の直列回路
が結合され、また、前記変圧器１２に前記１次巻
線１３と同一巻数の補助巻線としての第３次巻線
２９を巻回し、この第３次巻線２９の一端を、前
記ダイオード２６とコンデンサ２８の接続点に、
他端を入力電源１１の正側に結合する。
前記第1FET１４のドレン、ソース間に、ダイオ
ード２６、コンデンサ２８、補助開閉素子として
ＰチヤンネルのMOS型第2FET２７の直列回路
が結合され、また、前記変圧器１２に前記１次巻
線１３と同一巻数の補助巻線としての第３次巻線
２９を巻回し、この第３次巻線２９の一端を、前
記ダイオード２６とコンデンサ２８の接続点に、
他端を入力電源１１の正側に結合する。
前記変圧器１２に第４次巻線３０を設け、この
第４次巻線３０とコンデンサ４３と抵抗４４から
なるゲート電圧供給回路が前記第2FET２７のゲ
ート・ソース間に結合されている。また、この第
2FET２７のソース、ゲート間にはＮチヤンネル
のMOS型第3FET３２のソース、ドレンを結合
し、さらに、この第3FET３２のゲート・ソース
間には抵抗３３が結合され、この第3FET３２の
ゲートと電源用IC３５の出力端子間に、ツエナ
ーダイオード４５またはコンデンサ４６からなる
ゲート電圧供給回路が結合されている。
第４次巻線３０とコンデンサ４３と抵抗４４から
なるゲート電圧供給回路が前記第2FET２７のゲ
ート・ソース間に結合されている。また、この第
2FET２７のソース、ゲート間にはＮチヤンネル
のMOS型第3FET３２のソース、ドレンを結合
し、さらに、この第3FET３２のゲート・ソース
間には抵抗３３が結合され、この第3FET３２の
ゲートと電源用IC３５の出力端子間に、ツエナ
ーダイオード４５またはコンデンサ４６からなる
ゲート電圧供給回路が結合されている。
前記検出増幅回路２５はMB3759として市販さ
れている電源用IC３５、前記第1FET１４と第
２、第3FET２７，３２のオン時に立上りを遅
く、オフ時の立下りを早くするための抵抗、ダイ
オード、コンデンサからなる時定数回路３６、ト
ランジスタからなるゲート回路３８等を具備し、
このゲート回路３８は第1FET１４のゲートに結
合されている。前記変圧器１２にはさらに５次巻
線４７が設けられ、この５次巻線４７、ダイオー
ド４８，４９、抵抗５０、コンデンサ５１からな
る直流電源が前記IC３５やトランジスタに結合
されている。
れている電源用IC３５、前記第1FET１４と第
２、第3FET２７，３２のオン時に立上りを遅
く、オフ時の立下りを早くするための抵抗、ダイ
オード、コンデンサからなる時定数回路３６、ト
ランジスタからなるゲート回路３８等を具備し、
このゲート回路３８は第1FET１４のゲートに結
合されている。前記変圧器１２にはさらに５次巻
線４７が設けられ、この５次巻線４７、ダイオー
ド４８，４９、抵抗５０、コンデンサ５１からな
る直流電源が前記IC３５やトランジスタに結合
されている。
以上の回路において、鎖線で囲んだ部分が本考
案に関連した部分である。今、その動作を第２図
によつて説明する。この第２図において、ａは
IC３５の出力電圧、６は第1FET１４のゲート・
ソース間電圧Vgs、ｃは第3FET３２のゲート・
ソース間電圧Vgs、ｄは第3FET３２のドレイ
ン・ソース間電圧Vdsと第2FET２７のゲート・
ソース間電圧Vgs、ｅは第2FET２７のドレン・
ソース間電圧Vdsをそれぞれ示す。まず、T1時
において、IC３５がａのように出力すると、従
来と同様、時定数回路３６の動作によりT1から
T2間だけ遅れてｂのように第1FET１４のゲー
ト・ソース間電圧Vgsが供給され、T2時におい
て第1FET１４はターンオンする。つぎにT1時に
IC３５が出力すると、ツエナーダイオード４５
またはコンデンサ４６を介してｃのように第
3FET３２にゲート・ソース間電圧Vgsが供給さ
れる。このとき、第3FET３２のドレン・ソース
間電圧Vdsはｄのようになり、これによつて第
2FET２７のゲート・ソース間電圧Vgsは制御さ
れる。また、第2FET２７のゲート・ソース間電
圧Vgsによつてｅのようにそのオン、オフが制御
されることは自明である。結果的には第1FET１
４のターンオン以前において確実に第2FET２７
はターンオフされ、前述のような障害は発生しな
い。
案に関連した部分である。今、その動作を第２図
によつて説明する。この第２図において、ａは
IC３５の出力電圧、６は第1FET１４のゲート・
ソース間電圧Vgs、ｃは第3FET３２のゲート・
ソース間電圧Vgs、ｄは第3FET３２のドレイ
ン・ソース間電圧Vdsと第2FET２７のゲート・
ソース間電圧Vgs、ｅは第2FET２７のドレン・
ソース間電圧Vdsをそれぞれ示す。まず、T1時
において、IC３５がａのように出力すると、従
来と同様、時定数回路３６の動作によりT1から
T2間だけ遅れてｂのように第1FET１４のゲー
ト・ソース間電圧Vgsが供給され、T2時におい
て第1FET１４はターンオンする。つぎにT1時に
IC３５が出力すると、ツエナーダイオード４５
またはコンデンサ４６を介してｃのように第
3FET３２にゲート・ソース間電圧Vgsが供給さ
れる。このとき、第3FET３２のドレン・ソース
間電圧Vdsはｄのようになり、これによつて第
2FET２７のゲート・ソース間電圧Vgsは制御さ
れる。また、第2FET２７のゲート・ソース間電
圧Vgsによつてｅのようにそのオン、オフが制御
されることは自明である。結果的には第1FET１
４のターンオン以前において確実に第2FET２７
はターンオフされ、前述のような障害は発生しな
い。
ちなみに、IC３５のオフ時で、第1FET１４の
オフするT3時より少し遅れて第2FET２７がター
ンオンするのが望しいが、これは第3FET３２の
ゲート・ソース間に挿入された適当な値の抵抗３
３によつてT3−T4間に少し遅れてｃのように第
3FET３２のゲート・ソース間電圧Vgsは消滅し
て結果的に第2FET２７も遅れてターンオンされ
る。
オフするT3時より少し遅れて第2FET２７がター
ンオンするのが望しいが、これは第3FET３２の
ゲート・ソース間に挿入された適当な値の抵抗３
３によつてT3−T4間に少し遅れてｃのように第
3FET３２のゲート・ソース間電圧Vgsは消滅し
て結果的に第2FET２７も遅れてターンオンされ
る。
「考案の効果」
本考案は以上のように構成したので、従来方式
より部品点数も少く、かつ制御が同一電位内で行
われるので、制御部分全体を厚膜IC化すること
も可能となり、動作も安定し、実用に供して効果
甚大である。
より部品点数も少く、かつ制御が同一電位内で行
われるので、制御部分全体を厚膜IC化すること
も可能となり、動作も安定し、実用に供して効果
甚大である。
第１図は本考案によるコンバータのクランプ制
御回路の一実施例を示す電気回路図、第２図は同
上の動作波形図、第３図は本出願人による既出願
のホワードコンバータの回路図である。 １２……変圧器、１３……１次巻線、１４……
第1FET、１５……２次巻線、１８……インダク
ラ、２０，２１……出力端子、２３……絶縁用ホ
トカプラ、２４……シヤントレギユレータ、２５
……検出増幅回路、２７……第2FET、２９……
３次巻線、３０……４次巻線、３２……第
3FET、３５……電源用IC、３６……時定数回
路、３８……ゲート回路、４７……５次巻線。
御回路の一実施例を示す電気回路図、第２図は同
上の動作波形図、第３図は本出願人による既出願
のホワードコンバータの回路図である。 １２……変圧器、１３……１次巻線、１４……
第1FET、１５……２次巻線、１８……インダク
ラ、２０，２１……出力端子、２３……絶縁用ホ
トカプラ、２４……シヤントレギユレータ、２５
……検出増幅回路、２７……第2FET、２９……
３次巻線、３０……４次巻線、３２……第
3FET、３５……電源用IC、３６……時定数回
路、３８……ゲート回路、４７……５次巻線。
Claims (1)
- 入力側電源を変圧器の１次巻線と第1FETとの
直列回路に接続し、前記変圧器の２次巻線に整流
波回路を介して出力端子を結合し、この出力端
子に結合された検出増幅回路から電源用ICを介
した出力によつて前記第1FETの導通角を制御す
るようにしたホワード型コンバータにおいて、前
記第1FETの両端に、ダイオード、Ｐチヤンネル
の第2FETおよびコンデンサの直列回路を結合
し、前記変圧器の１次巻線の一端と、前記ダイオ
ードと第2FETの結合点との間に、前記１次巻線
と同一巻回数を有する３次巻線を結合し、前記第
2FETのゲート・ソース間に、前記変圧器の４次
巻線によるゲート電圧供給回路を結合するととも
にＮチヤンネルの第3FETを結合し、この第
3FETのゲート・ソース間に抵抗を挿入し、かつ
この第3FETのゲートと前記電源用ICとの間にゲ
ート電圧供給回路を結合してなることを特徴とす
るコンバータのクランプ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3287287U JPH03874Y2 (ja) | 1987-03-06 | 1987-03-06 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3287287U JPH03874Y2 (ja) | 1987-03-06 | 1987-03-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63143090U JPS63143090U (ja) | 1988-09-20 |
| JPH03874Y2 true JPH03874Y2 (ja) | 1991-01-11 |
Family
ID=30839955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3287287U Expired JPH03874Y2 (ja) | 1987-03-06 | 1987-03-06 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03874Y2 (ja) |
-
1987
- 1987-03-06 JP JP3287287U patent/JPH03874Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63143090U (ja) | 1988-09-20 |
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