JPH055408B2 - - Google Patents
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- JPH055408B2 JPH055408B2 JP62107253A JP10725387A JPH055408B2 JP H055408 B2 JPH055408 B2 JP H055408B2 JP 62107253 A JP62107253 A JP 62107253A JP 10725387 A JP10725387 A JP 10725387A JP H055408 B2 JPH055408 B2 JP H055408B2
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- Japan
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- transistor
- fet
- bipolar transistor
- circuit
- turn
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/601—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors using transformer coupling
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、スイツチングレギユレータやDC／
DCコンバータ等において使用されるプリドライ
ブ回路に関する。
DCコンバータ等において使用されるプリドライ
ブ回路に関する。
（従来の技術）
パルストランスを介してトランジスタスイツチ
ング素子のオンオフ制御をするプリドライブ回路
には、従来から第４図に示すように、２つのドラ
イブトランジスタを使つてスイツチング回路のパ
ワートランジスタをオン／オフ制御するものがあ
る。
ング素子のオンオフ制御をするプリドライブ回路
には、従来から第４図に示すように、２つのドラ
イブトランジスタを使つてスイツチング回路のパ
ワートランジスタをオン／オフ制御するものがあ
る。
図において、スイツチング回路１は、負荷Ｌに
対する電源PSをパワートランジスタQ1によりオ
ンオフ制御するものであり、プリドライブ回路２
を介して制御回路３と接続される。パワートラン
ジスタQ1のベースとエミツタ間には、抵抗R1及
びコンデンサC1の並列回路を介してパルストラ
ンスＴの二次コイルｓが接続され、パルストラン
スの一次側では、第１の一次コイルp1にトランジ
スタQ2が接続され、第２の一次コイルp2にトラ
ンジスタQ3が接続されている。パワートランジ
スタQ1をオンさせるには、制御回路３の信号出
力トランジスタQ5をオフしてトランジスタQ2を
オンする。トランジスタQ2がオンすると、パル
ストランスＴには図中で実線により示す極性の電
圧が発生し、パワートランジスタQ1のベースに
電流が流れてパワートランジスタQ1をオン状態
にする。
対する電源PSをパワートランジスタQ1によりオ
ンオフ制御するものであり、プリドライブ回路２
を介して制御回路３と接続される。パワートラン
ジスタQ1のベースとエミツタ間には、抵抗R1及
びコンデンサC1の並列回路を介してパルストラ
ンスＴの二次コイルｓが接続され、パルストラン
スの一次側では、第１の一次コイルp1にトランジ
スタQ2が接続され、第２の一次コイルp2にトラ
ンジスタQ3が接続されている。パワートランジ
スタQ1をオンさせるには、制御回路３の信号出
力トランジスタQ5をオフしてトランジスタQ2を
オンする。トランジスタQ2がオンすると、パル
ストランスＴには図中で実線により示す極性の電
圧が発生し、パワートランジスタQ1のベースに
電流が流れてパワートランジスタQ1をオン状態
にする。
パワートランジスタQ1をオフさせるには、上
記信号出力トランジスタQ5をオンにしてトラン
ジスタQ2をオフすると同時に、信号出力トラン
ジスタQ4をオフすることでトランジスタQ3をオ
ンにし、図中で破線により示す極性の電圧によつ
てパワートランジスタQ1のベース電荷を引き抜
くことで、このパワートランジスタQ1をオフ状
態にするのである。
記信号出力トランジスタQ5をオンにしてトラン
ジスタQ2をオフすると同時に、信号出力トラン
ジスタQ4をオフすることでトランジスタQ3をオ
ンにし、図中で破線により示す極性の電圧によつ
てパワートランジスタQ1のベース電荷を引き抜
くことで、このパワートランジスタQ1をオフ状
態にするのである。
（発明が解決しようとする問題点）
こうした従来のプリドライブ回路では、パワー
トランジスタQ1をオフするために、トランジス
タQ2をオフすると同時にトランジスタQ3をオン
にするのであるが、通常のトランジスタにはベー
ス電流に対するコレクタ電流の応答に遅れがあつ
て、プリドライブ回路２に入力される制御信号
SA、SBを互いに正確に逆相すると、トランジス
タQ2とトランジスタQ3とが同時にオンする瞬間
が生じて、両方のトランジスタQ2，Q3に過大な
電流が流れ、無用な発熱が生じることになる。そ
のため、トランジスタQ3においてオンする時間
を予め僅かに遅らせておく必要があつた。
トランジスタQ1をオフするために、トランジス
タQ2をオフすると同時にトランジスタQ3をオン
にするのであるが、通常のトランジスタにはベー
ス電流に対するコレクタ電流の応答に遅れがあつ
て、プリドライブ回路２に入力される制御信号
SA、SBを互いに正確に逆相すると、トランジス
タQ2とトランジスタQ3とが同時にオンする瞬間
が生じて、両方のトランジスタQ2，Q3に過大な
電流が流れ、無用な発熱が生じることになる。そ
のため、トランジスタQ3においてオンする時間
を予め僅かに遅らせておく必要があつた。
しかも、トランジスタQ2とトランジスタQ3と
のそれぞれに制御信号SAとSBを出力するため
に、制御回路には２つの信号出力用のトランジス
タQ4，Q5が必要となるなど、電流効率や回路構
成の点で問題があつた。
のそれぞれに制御信号SAとSBを出力するため
に、制御回路には２つの信号出力用のトランジス
タQ4，Q5が必要となるなど、電流効率や回路構
成の点で問題があつた。
本発明は、上記の点に鑑みてなされたもので、
トランジスタ素子となるトランジスタの相互に帰
還回路を接続して一方のオフ後、他方をオンにす
ることにより制御回路の構成を簡略にでき、無用
な発熱を防止しようとするプリドライブ回路を提
供することを目的としている。
トランジスタ素子となるトランジスタの相互に帰
還回路を接続して一方のオフ後、他方をオンにす
ることにより制御回路の構成を簡略にでき、無用
な発熱を防止しようとするプリドライブ回路を提
供することを目的としている。
（問題点を解決するための手段）
本発明によれば、それぞれにスイツチング素子
を接続した２つの一次巻線を有し、これら２つの
スイツチング素子を交互にオンさせてパルストラ
ンスを介してトランジスタスイツチング素子のオ
ン・オフ制御を行なうプリドライブ回路におい
て、電源に対して第１の一次コイルとFETとを
直列に接続するとともに、電源に対して第２の一
次コイルとバイポーラトランジスタとを直列に接
続し、前記FETとバイポーラトランジスタを交
互にオンさせる制御用バイポーラトランジスタを
設け、前記バイポーラトランジスタがオンのとき
FETのゲートを前記バイポーラトランジスタを
介してアース接続してFETをオフさせるダイオ
ードをFETのゲートとバイポーラトランジスタ
のコレクタ間に接続し、前記FETがオンのとき
バイポーラトランジスタのベースを前記FETを
介してアース接続してバイポーラトランジスタを
オフさせるダイオードをバイポーラトランジスタ
のベースとFETのドレイン間に接続したことを
特徴とするプリドライブ回路が提供される。
を接続した２つの一次巻線を有し、これら２つの
スイツチング素子を交互にオンさせてパルストラ
ンスを介してトランジスタスイツチング素子のオ
ン・オフ制御を行なうプリドライブ回路におい
て、電源に対して第１の一次コイルとFETとを
直列に接続するとともに、電源に対して第２の一
次コイルとバイポーラトランジスタとを直列に接
続し、前記FETとバイポーラトランジスタを交
互にオンさせる制御用バイポーラトランジスタを
設け、前記バイポーラトランジスタがオンのとき
FETのゲートを前記バイポーラトランジスタを
介してアース接続してFETをオフさせるダイオ
ードをFETのゲートとバイポーラトランジスタ
のコレクタ間に接続し、前記FETがオンのとき
バイポーラトランジスタのベースを前記FETを
介してアース接続してバイポーラトランジスタを
オフさせるダイオードをバイポーラトランジスタ
のベースとFETのドレイン間に接続したことを
特徴とするプリドライブ回路が提供される。
（作用）
本発明では、一方のスイツチング素子の信号出
力端子より他方のスイツチング素子の制御端子に
それぞれ帰還回路を接続し、一方のスイツチング
素子が完全にオフになつてから他方のスイツチン
グ素子がオンになるように構成したので、二つの
スイツチング素子が同時にオンとなり、プリドラ
イブ回路に過大な電流が生ずるのを防止する作用
がある。
力端子より他方のスイツチング素子の制御端子に
それぞれ帰還回路を接続し、一方のスイツチング
素子が完全にオフになつてから他方のスイツチン
グ素子がオンになるように構成したので、二つの
スイツチング素子が同時にオンとなり、プリドラ
イブ回路に過大な電流が生ずるのを防止する作用
がある。
（実施例）
以下、図により本発明の実施例について説明す
る。
る。
第１図は、本発明の一実施例を示すプリドライ
ブ回路である。このプリドライブ回路２によつて
駆動されるべきスイツチング回路１は、図では簡
略化して示しているが、パワートランジスタQ1
等を備え、このパワートランジスタQ1が、パル
ストランスＴから供給される電流によつてオンま
たはオフされる。
ブ回路である。このプリドライブ回路２によつて
駆動されるべきスイツチング回路１は、図では簡
略化して示しているが、パワートランジスタQ1
等を備え、このパワートランジスタQ1が、パル
ストランスＴから供給される電流によつてオンま
たはオフされる。
このパワートランジスタQ1のエミツタは、ス
イツチング回路１の電源PSのマイナス側と接続
されるとともに、パルストランスＴの二次コイル
ｓの一端と接続され、二次コイルｓの他端は低抗
R1とコンデンサC1の並列回路を介してQ1のベー
スに接続されている。
イツチング回路１の電源PSのマイナス側と接続
されるとともに、パルストランスＴの二次コイル
ｓの一端と接続され、二次コイルｓの他端は低抗
R1とコンデンサC1の並列回路を介してQ1のベー
スに接続されている。
パルストランスＴの一次側には、２つの一次コ
イルp1，p2が互いに逆相に配置され、第１の一次
コイルp1には通常のバイポーラトランジスタQ2
のコレクタが接続され、第２の一次コイルp2には
第２のスイツチング素子としてのMOS型の
FETQ3のドレインが接続されている。そして、
トランジスタQ2のコレクタ端子からは帰還回路
となるダイオードD1がFETQ3のゲート端子に逆
方向接続され、またFETQ3のドレイン端子から
はトランジスタQ2のゲート端子に帰還回路とな
るダイオードD2が逆方向接続されており、さら
にトランジスタQ2のエミツタと接地間には順方
向にダイオードD3が接続され、トランジスタQ2
が接地に対する電位差をダイオードD3による順
方向電位差分だけ高めている。また、プリドライ
ブ回路２へ制御信号を出力する制御回路３は、信
号出力トランジスタQ4を有し、そのエミツタは
トランジスタQ2のベースに、コレクタはFETQ3
のゲートにそれぞれ接続されている。そして、電
源V1から抵抗R3を介してトランジスタQ4のコレ
クタとFETQ3のゲートとの接続点に所定の電圧
を印加し、トランジスタQ4がオンの時のトラン
ジスタQ2のベース電流を決定するとともにトラ
ンジスタQ4がオフの状態でFETQ3のゲートに十
分な電圧を供給してそれをオンするようにしてい
る。
イルp1，p2が互いに逆相に配置され、第１の一次
コイルp1には通常のバイポーラトランジスタQ2
のコレクタが接続され、第２の一次コイルp2には
第２のスイツチング素子としてのMOS型の
FETQ3のドレインが接続されている。そして、
トランジスタQ2のコレクタ端子からは帰還回路
となるダイオードD1がFETQ3のゲート端子に逆
方向接続され、またFETQ3のドレイン端子から
はトランジスタQ2のゲート端子に帰還回路とな
るダイオードD2が逆方向接続されており、さら
にトランジスタQ2のエミツタと接地間には順方
向にダイオードD3が接続され、トランジスタQ2
が接地に対する電位差をダイオードD3による順
方向電位差分だけ高めている。また、プリドライ
ブ回路２へ制御信号を出力する制御回路３は、信
号出力トランジスタQ4を有し、そのエミツタは
トランジスタQ2のベースに、コレクタはFETQ3
のゲートにそれぞれ接続されている。そして、電
源V1から抵抗R3を介してトランジスタQ4のコレ
クタとFETQ3のゲートとの接続点に所定の電圧
を印加し、トランジスタQ4がオンの時のトラン
ジスタQ2のベース電流を決定するとともにトラ
ンジスタQ4がオフの状態でFETQ3のゲートに十
分な電圧を供給してそれをオンするようにしてい
る。
第２図は、上記構成の実施例回路におけるオン
またはオフの動作タイミングの一例を示すもの
で、同図ａは制御回路３の信号出力トランジスタ
Q4の状態、同図ｂはFETQ3の状態、同図ｃはト
ランジスタQ2の状態、同図ｄはパワートランジ
スタQ1の状態を示している。
またはオフの動作タイミングの一例を示すもの
で、同図ａは制御回路３の信号出力トランジスタ
Q4の状態、同図ｂはFETQ3の状態、同図ｃはト
ランジスタQ2の状態、同図ｄはパワートランジ
スタQ1の状態を示している。
パワートランジスタQ1をオンさせようとした
とき、トランジスタQ4をオンさせると、抵抗R3
およびFETQ3のゲートからトランジスタQ4を介
してトランジスタQ2のベースに電流が流れよう
とするが、FETQ3がオンの間はダイオードD2を
通つてFET3のドレインに電流が流れるためトラ
ンジスタはオンにならない。FETQ3のゲート電
荷が消滅してオフになると、ダイオードD2には
電流が流れなくなり、代りにトランジスタQ2の
ベースに電流が流れるのでトランジスタQ2はオ
ンになる。これによりパルストランスＴには第１
図の実線にて示す極性の電圧が発生してパワート
ランジスタQ1はオンになる。
とき、トランジスタQ4をオンさせると、抵抗R3
およびFETQ3のゲートからトランジスタQ4を介
してトランジスタQ2のベースに電流が流れよう
とするが、FETQ3がオンの間はダイオードD2を
通つてFET3のドレインに電流が流れるためトラ
ンジスタはオンにならない。FETQ3のゲート電
荷が消滅してオフになると、ダイオードD2には
電流が流れなくなり、代りにトランジスタQ2の
ベースに電流が流れるのでトランジスタQ2はオ
ンになる。これによりパルストランスＴには第１
図の実線にて示す極性の電圧が発生してパワート
ランジスタQ1はオンになる。
一方、パワートランジスタQ1をオフにさせよ
うとしたとき、トランジスタQ4をオフすると、
トランジスタQ2のベースに電流が供給されなく
なり、そのベースの電荷が消滅するまでの時間の
経過後、オフになる。このとき、トランジスタ
Q2がオンの間は抵抗R3からの電流はダイオード
D1を通つてトランジスタQ2のコレクタに流れ、
トランジスタQ4がオフであつてもFETQ3のゲー
ト電圧は低いままであり、FETQ3はオンになら
ない。トランジスタQ2がオフになり、コレクタ
電圧が上昇すると、FETQ3のゲート電圧が上昇
してオンとなる。これによりパルストランスＴに
は図示の破線で示す極性の電圧が発生してパワー
トランジスタQ1はオフになる。
うとしたとき、トランジスタQ4をオフすると、
トランジスタQ2のベースに電流が供給されなく
なり、そのベースの電荷が消滅するまでの時間の
経過後、オフになる。このとき、トランジスタ
Q2がオンの間は抵抗R3からの電流はダイオード
D1を通つてトランジスタQ2のコレクタに流れ、
トランジスタQ4がオフであつてもFETQ3のゲー
ト電圧は低いままであり、FETQ3はオンになら
ない。トランジスタQ2がオフになり、コレクタ
電圧が上昇すると、FETQ3のゲート電圧が上昇
してオンとなる。これによりパルストランスＴに
は図示の破線で示す極性の電圧が発生してパワー
トランジスタQ1はオフになる。
第３図は本発明の他の実施例を示す回路図であ
り、本実施例において本プリドライブ回路２１に
より制御しようとするスイツチング回路１１のパ
ワートランジスタQ1′はMOSFETであり、第２の
一次コイルに接続されるFETQ3の回路構成が第
１図の場合と異なる。
り、本実施例において本プリドライブ回路２１に
より制御しようとするスイツチング回路１１のパ
ワートランジスタQ1′はMOSFETであり、第２の
一次コイルに接続されるFETQ3の回路構成が第
１図の場合と異なる。
パワートランジスタQ1′をオンさせようとした
時の動作は、第１図の場合と同様である。また、
パワートランジスタQ1′をオフさせようとした時
の動作において、FETQ3がオフするまでの動作
は第２図の場合と同様である。FETQ3がオンに
なると、第２の一次コイルの両端が等価的に短絡
されたことになるため、二次コイルに接続された
パワートランジスタQ1′のゲートの電圧も約０ボ
ルトになり、パワートランジスタQ1′はオフにな
る。
時の動作は、第１図の場合と同様である。また、
パワートランジスタQ1′をオフさせようとした時
の動作において、FETQ3がオフするまでの動作
は第２図の場合と同様である。FETQ3がオンに
なると、第２の一次コイルの両端が等価的に短絡
されたことになるため、二次コイルに接続された
パワートランジスタQ1′のゲートの電圧も約０ボ
ルトになり、パワートランジスタQ1′はオフにな
る。
このように、上記各実施例に示されるプリドラ
イブ回路では、FETQ3をオンさせるに必要なゲ
ート電圧は、通常2V以上であるので、１つの信
号出力用のトランジスタQ4のエミツタをトラン
ジスタQ2に接続し、コレクタをFETQ3に接続す
ることで、トランジスタQ4によりトランジスタ
Q2とFETQ3とを同時にはオンすることなく、パ
ルストランスＴおよびトランジスタQ2とFETQ3
での無用な発熱を防ぐことができる。
イブ回路では、FETQ3をオンさせるに必要なゲ
ート電圧は、通常2V以上であるので、１つの信
号出力用のトランジスタQ4のエミツタをトラン
ジスタQ2に接続し、コレクタをFETQ3に接続す
ることで、トランジスタQ4によりトランジスタ
Q2とFETQ3とを同時にはオンすることなく、パ
ルストランスＴおよびトランジスタQ2とFETQ3
での無用な発熱を防ぐことができる。
以上、本発明の一実施例について説明したが、
本発明の精神から逸れないかぎりにおいて、種々
の異なる実施例は容易に構成できるから、本発明
は前記特許請求の範囲において記載した限定以
外、特定の実施例に制約されるものではない。
本発明の精神から逸れないかぎりにおいて、種々
の異なる実施例は容易に構成できるから、本発明
は前記特許請求の範囲において記載した限定以
外、特定の実施例に制約されるものではない。
（発明の効果）
本発明は、プリドライブ回路を構成する２つの
スイツチング素子の一方のオン状態を利用して他
方のスイツチング素子をオフ状態にし、他方のス
イツチング素子のオン状態を利用して一方のスイ
ツチング素子をオフさせるようにしたので、両方
のスイツチング素子が同時にオンとなることは皆
無となり、トランジスタの無用な発熱が防止でき
るとともに制御回路の構成を簡略にできるプリド
ライブ回路を提供することができる。
スイツチング素子の一方のオン状態を利用して他
方のスイツチング素子をオフ状態にし、他方のス
イツチング素子のオン状態を利用して一方のスイ
ツチング素子をオフさせるようにしたので、両方
のスイツチング素子が同時にオンとなることは皆
無となり、トランジスタの無用な発熱が防止でき
るとともに制御回路の構成を簡略にできるプリド
ライブ回路を提供することができる。
第１図は、本発明の一実施例を示すプリドライ
ブ回路および周辺回路の回路図、第２図は、同実
施例回路の動作タイミングを示す図、第３図は、
本発明の他の実施例を示す回路図、第４図は、従
来の回路構成の一例を示す回路図である。 Ｔ……パルストランス、Q1，Q1′……トランジ
スタスイツチング素子、Q2，Q3……スイツチン
グ素子、Q4，Q5……信号出力用トランジスタ。
ブ回路および周辺回路の回路図、第２図は、同実
施例回路の動作タイミングを示す図、第３図は、
本発明の他の実施例を示す回路図、第４図は、従
来の回路構成の一例を示す回路図である。 Ｔ……パルストランス、Q1，Q1′……トランジ
スタスイツチング素子、Q2，Q3……スイツチン
グ素子、Q4，Q5……信号出力用トランジスタ。
Claims (1)
- １ それぞれにスイツチング素子を接続した２つ
の一次巻線を有し、これら２つのスイツチング素
子を交互にオンさせてパルストランスを介してト
ランジスタスイツチング素子のオン・オフ制御を
行なうプリドライブ回路において、電源に対して
第１の一次コイルとFETとを直列に接続すると
ともに、電源に対して第２の一次コイルとバイポ
ーラトランジスタとを直列に接続し、前記FET
とバイポーラトランジスタを交互にオンさせる制
御用バイポーラトランジスタを設け、前記バイポ
ーラトランジスタがオンのときFETのゲートを
前記バイポーラトランジスタを介してアース接続
してFETをオフさせるダイオードをFETのゲー
トとバイポーラトランジスタのコレクタ間に接続
し、前記FETがオンのときバイポーラトランジ
スタのベースを前記FETを介してアース接続し
てバイポーラトランジスタをオフさせるダイオー
ドをバイポーラトランジスタのベースとFETの
ドレイン間に接続したことを特徴とするプリドラ
イブ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62107253A JPS63272222A (ja) | 1987-04-30 | 1987-04-30 | プリドライブ回路 |
| DE3851293T DE3851293T2 (de) | 1987-04-30 | 1988-04-25 | Vorsteuerschaltung. |
| EP88903400A EP0312606B1 (en) | 1987-04-30 | 1988-04-25 | Pre-drive circuit |
| US07/265,677 US4899065A (en) | 1987-04-30 | 1988-04-25 | Pre-drive circuit |
| PCT/JP1988/000403 WO1988008643A1 (fr) | 1987-04-30 | 1988-04-25 | Circuit de pre-commande |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62107253A JPS63272222A (ja) | 1987-04-30 | 1987-04-30 | プリドライブ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63272222A JPS63272222A (ja) | 1988-11-09 |
| JPH055408B2 true JPH055408B2 (ja) | 1993-01-22 |
Family
ID=14454362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62107253A Granted JPS63272222A (ja) | 1987-04-30 | 1987-04-30 | プリドライブ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4899065A (ja) |
| EP (1) | EP0312606B1 (ja) |
| JP (1) | JPS63272222A (ja) |
| DE (1) | DE3851293T2 (ja) |
| WO (1) | WO1988008643A1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5055722A (en) * | 1989-12-20 | 1991-10-08 | Sundstrand Corporation | Gate drive for insulated gate device |
| US5304875A (en) * | 1992-04-28 | 1994-04-19 | Astec International, Ltd. | Efficient transistor drive circuit for electrical power converter circuits and the like |
| US5313109A (en) * | 1992-04-28 | 1994-05-17 | Astec International, Ltd. | Circuit for the fast turn off of a field effect transistor |
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