JPH0388024A - ベクトル浮動小数点演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はベクトル浮動小数点演算装置に関し、特にベク
トル演算処理装置におけるイテレーション演算の高速化
に関する。

従来技術 従来、この種のベクトル浮動小数点加減算装置は、第３
図に示すように、浮動小数点データを保持するための第
１オペランドレジスタ１及び第２オペランドレジスタ２
と、各レジスタ１．２から出力されたデータに関して、
そのデータの指数部の大小関係で指数部の小さい方の仮
数部データを右シフトするシフト回路３と、シフト回路
３の仮数部出力データを入力とする演算回路４と、演算
回路４の演算結果とシフト回路３の指数部出力データと
を人力として仮数部のビット表現が最大となるように正
規化を行う正規化回路５とにより溝底されている。

レジスタ１は図示せぬベクトルレジスタ等のデータ保持
装置から出力されたデータと正規化回路５により出力さ
れる演算結果のいずれかを保持するレジスタであり、レ
ジスタ２は同じくベクトルレジスタ等のデータ保持装置
から出力されたデー夕を保持するレジスタである。

シフト回路３は指数部データの小さい方の仮数部データ
を右シフトすることにより加減算を行う浮動小数点デー
タの指数部を合わせるための回路であり、第４図で示す
ような構成となる。

シフト回路３は、レジスタ１．２の出力データの指数部
データの大小関係の比較結果と指数部データの差分値と
を求める指数部比較回路３１と、指数部比較回路３１の
比較結果から指数部の大きい方の指数部データを選択す
る指数部選択回路３２と、レジスタ１．２の仮数部デー
タに対して比較回路３１で出力された比較結果及び指数
部の差分値により指数部の小さい方のオペランドの仮数
部を右シフトする第１オペランドシフト回路３３及び第
２オペランドシフト回路３４と、指数部選択回路３２の
出力データを保持するレジスタ３５と、ｍｌオペランド
シフト回路３３の出力データを保持するレジスタ３６と
、第２オペランドシフト回路３４の出力データを保持す
るレジスタ３７とによりｔｌ！Ｉ或されている。

演算回路４はシフト回路３で出力された各々の仮数部デ
ータを入力として、絶対値の加減算を行う回路と演算結
果を保持するレジスタとで構成されている。

正規化回路５は、第５図で示すように、仮数部演算結果
の最上位ビット位置から連続する°０”を検出し、その
“０”のカウント値を出力する正規化量算出回路５１と
、シフト回路３から出力される指数部データに対して正
規化量算出回路５１の出力するカウント値を減算して指
数部減算結果を求める指数部決定回路５２と、演算回路
４がら出力された仮数部データに対して正規化ｆｆｉ算
出回路５１のカウント値に対応するビット数分左シフト
を行うシフト回路５３により構成されている。

このようなベクトル浮動小数点加減算装置におイテ、Ｖ
Ｏ（ｉ）−ＶＯ（ｉ−１））Ｖｌ　　（ｉ）ｉ−１，２
，・・・、Ｎのようなイテレーション演算を行う場合の
演算動作について説明する。

ｉ−２のとき、レジスタ１及び２には、ベクトルレジス
タ等のデータ装置から出力されたＶ。

（１）及びＶ　ｌ（２）がセットされ、シフト回路３、
演算回路４、正規化回路５を介して演算結果が求められ
る。

ｉ−３，４，・・・、Ｎのとき、レジスタ１はｌ−１番
目の演算結果がセットされ、レジスタ２は、ｉ−２のと
きと同様にＶｌ　　（ｉ）のデータがセットされて演算
が行われる。よって、イテレーション演算時、シフト回
路３、演算回路４、正規化回路５の処理時間をｇとする
と、第７図で示すような演算動作となる。

このように、イテレーション演算時はｉ番目の演算が終
了するまでｉ＋１番目の演算が開始されないので、演算
の開始タイミングは３１間隔となっている。

次に、シフト回路３の動作について説明する。

例えば、第１オペランドのデータの指数部がＳであり、
ｆｆ１２オペランドのデータの指数部がＴであり、指数
部の差分値がＵであるものとし、指数部の大小関係がＳ
ＡＴの関係があるとする。

指数部比較回路３１はＳＡＴを示す比較結果信号と、指
数部の差分値Ｕとを出力し、選択回路３２は指数部Ｓを
出力する。またシフト回路３３は、第１オペランドの指
数部の方が大きいので、シフト量は０となり、レジスタ
１の出力データの仮数部データをそのまま出力する。シ
フト回路３４は差分値Ｕに対するビット数分レジスタ２
の出力データの仮数部データを右シフトして出力する。

指数部の大小関係がＴ＞Ｓの関係であると、選択回路３
２は指数部Ｔを出力し、シフト回路３３は差分値Ｕに対
するビット数分レジスタ１の出力データの仮数部データ
を右シフトして出力する。

シフト回路３４はレジスタ２の出力データの仮数部デー
タをそのまま出力する。

このような動作をするシフト回路３において、各々のオ
ペランドの指数部が等しい場合、選択回路３２はレジス
タ１の指数部データまたはレジスタ２の指数部データの
いずれの指数部データを選択しても、選択結果は同じ指
数部となり、また差分値が０であることから、シフト回
路３３のシフト結果はレジスタ１の仮数部データと同じ
になり、またシフト回路３４のシフト結果もレジスタ２
と同じとなり、指数部が等しい場合、シフト回路３が出
力する第１オペランド及び第２オペランドの仮数部デー
タと選択された指数部データは、いずれもレジスタ１及
び２の出力する仮数部データ及び指数部データと同じ結
果となっている。

上述した従来のベクトル浮動小数点加減算装置は、従来
技術で述べたようにシフト回路３の仮数部出力データが
演算回路４の入力となり、またシフト回路３の指数部出
力データが正規化回路５の入力となっているので、シフ
ト回路３を介する必要がない指数部が一致している浮動
小数点加減算では、演算時間が長くなるという欠点があ
る。

発明の目的 そこで、本発明はこの様な従来のらのの欠点を除去すべ
くなされたものであって、その目的とするところは、両
オペランドの指数部が一致している場合における演算時
間を短くするようにしたベクトル浮動小数点演算装置を
提供することにある。

発明の構成 本発明によれば、浮動小数点データである第１及び第２
のオペランドの指数部を比較する指数部比較手段と、こ
の比較結果により指数部の小なる方のオペランドの仮数
部を前記指数部の差に応じてシフトするシフト手段と、
このシフト出力と前記指数部の大なる方のオペランドの
仮数部とを人力とする演算手段とを含むベクトル浮動小
数点演算装置であって、前記指数部比較手段により指数
部が共に等しいと判定されたときに、前記第１及び第２
のオペランドの仮数部を前記演算手段へ直接供給するよ
う制御する制御手段を有することを特徴とするベクトル
浮動小数点演算装置が得られる。

実施例 次に、本発明の実施例によるベクトル浮動小数点演算装
置について図面を参照して説明する。

第１図は本発明の実施例の構成図である。本発明のベク
トル浮動小数点演算装置は、第１オペランドデータまた
は演算結果データのいずれかを保持するレジスタ１と、
第２オペランドデータを保持するレジスタ２と、シフト
回路３の指数部比較回路３１（第４図参照）から出力さ
れる指数部の比較結果から演算の開始タイミングを決定
する演算開始タイミング決定回路９と、レジスタ１また
は２の出力データの指数部の小さい方の仮数部に対して
指数部の差分値に対応するビット数分右シフトするシフ
ト回路３と、レジスタ１から出力される仮数部データと
シフト回路３のシフト結果レジスタ３６（第４図参照）
から出力される仮数部データを選択する選択回路６と、
レジスタ２から出力される仮数部データとシフト回路３
のシフト結果レジスタ３７（第４図、参照）から出力さ
れる仮数部データを選択する選択回路７と、レジスタ１
から出力される指数部データとシフト回路３の指数部選
択結果保持レジスタ３５（第４図参照）から出力される
指数部データを選択する選択回路８と、選択回路６及び
７から出力される仮数部データとを人力として、仮数部
の絶対値の加減算を行う演算回路４と、選択回路８から
出力される指数部データと演算回路４から出力される仮
数部データとから、その仮数部のビット表現が最大とな
るように正規化を行う正規化回路５とにより構成される
。

次に、演算開始タイミング決定回路９について説明する
。演算開始タイミング決定回路９は、例えば、ＶＯ（ｉ
）＝ＶＯ（ｉ−１）＋ＶＩ　　（ｉ）、ｉ−１，２，・
・・、Ｎといったイテレーション演算時のｉ番目の演算
を開始してからｉ＋１番の演算開始タイミングを決定す
る回路である。

この回路９は、第１オペランドのデータの指数部と第２
オペランドのデータの指数部とが等しい場合、ｉ番目の
演算を開始してから演算が終了する２ｇ後に、ｉ＋１番
目の演算を開始させる第１のタイミングと、指数部が異
なる場合に、１番目の演算を開始してから演算が終了す
る３ｇ後に、ｉ　＋　を番目の演算を開始させる第２の
タイミングとのいずれかのタイミングを１番目の指数部
の比較結果から求めるための回路である。

また、演算開始タイミング決定回路９から出力される演
算開始タイミング信号はレジスタ１及び２のセットタイ
ミングを制御する信号としても用いられており、これに
より次の演算データの開始タイミングが制御される。

７５２図は演算開始タイミング決定回路９の一例を示し
た図である。第２図で示す回路は、前に述べた第１及び
第２のタイミング信号１を予め生成しておき、指数部比
較結果により指数部が等しい場合に第１のタイミング信
号を選択し、指数部が等しくない場合に第２のタイミン
グ信号を選択する選択回路９１により構成されている。

次に、第１及び第２オペランド選択回路６及び７、指数
部選択回路８について説明する。

選択回路６は、演算開始時、レジスタ１の出力データの
仮数部を選択し、演算開始からｇ後にシフト回路３のシ
フト結果レジスタ３６の出力データを選択する。選択回
路７は同様にレジスタ２の出力データの仮数部とシフト
結果レジスタ３７の出力データを選択する。選択回路８
は同様にレジスタ１の出力データの指数部と指数部選択
回路結果レジスタ３５の出力データを選択する。

この様に、選択回路６〜８を設けることにより、演算を
開始してから２ｆＩ後に、指数部が等しい場合の演算結
果が出力され、３ｆＩ後に指数部が等しくない場合の演
算結果が出力されるのである。

第６図１：Ｖｏ　　（ｉ）　、　Ｖｌ　　（Ｌ）　（１
）指数部が全て等しい場合のイテレーション演算の各ス
テージの動作を示す。第６図に示すように本発明のベク
トル浮動小数点減算装置では、イテレーション命令時に
発生するパイプラインのすき間を利用して、指数部の等
しい場合の演算と指数部の等しくない演算とを、ｌだけ
ずれたパイプラインで演算し、指数部の比較結果により
それら２つの演算結果を、第８図の実施例に示すごとく
、開始タイミング決定回路９が出力するレジスタ１及び
２のデータセットタイミングを制御する信号により選択
するように構成している。

以上述べたように、本発明のベクトル浮動小数点加減算
装置においては、全ての指数部が等しい場合にその演算
時間は従来のｎ３１）に対しくｎ２ｇ＋１）の時間で行
えるものである。

発明の効果 叙上の如く、本発明によれば、演算データの指数部の比
較結果が等しい場合には仮数部のシフトを行うことなく
、直ちに加減算処理を行うようにしているので、それだ
け演算時間を短縮し得るという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は演算開
始タイミング決定回路の例を示す図、第３図は従来のベ
クトル浮動小数点加減算装置のブロック図、第４図はシ
フト回路の例を示す図、第５図は正規化回路の例を示す
図、第６図は本発明の実施例の動作を示すタイミングチ
ャート、第７図は従来のベクトル浮動小数点加減算処理
の動作を示すタイミングチャート、第８図は第２図の演
算開始タイミング決定回路の動作例を示す図である。 主要部分の符号の説明 ３・・・・・・シフト回路 ４・・・・・・演算回路 ５・・・・・・正規化回路 ６゜ ７゜ ８・・・・・・選択回路 ９・・・・・・演算開始タイ ング決定回路

Claims (1)

【特許請求の範囲】
1. （１）浮動小数点データである第１及び第２のオペラン
   ドの指数部を比較する指数部比較手段と、この比較結果
   により指数部の小なる方のオペランドの仮数部を前記指
   数部の差に応じてシフトするシフト手段と、このシフト
   出力と前記指数部の大なる方のオペランドの仮数部とを
   入力とする演算手段とを含むベクトル浮動小数点演算装
   置であって、前記指数部比較手段により指数部が共に等
   しいと判定されたときに、前記第１及び第２のオペラン
   ドの仮数部を前記演算手段へ直接供給するよう制御する
   制御手段を有することを特徴とするベクトル浮動小数点
   演算装置。