JPH0389623A - 差動出力端を有するｔｔｌからｅｃｌ／ｃｍｌへの変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、ＴＴＬ入力端におけるＴＴＬ論理モード入力
信号をＥＣＬ出力端においてＥＣＬ論理モード出力信号
へ変換する新規なトランジスタートランジスタ論理（Ｔ
ＴＬ）からエミッタ結合型論理乃至は電流モード論理（
ＥＣＬ／ＣＭＬ）への変換回路に関するものである。本
変換回路は、相補的乃至は差動ＥＣＬ論理出力信号高及
び低電位レベルを供給し、出力端において電圧利得を与
え、広範囲のＴＴＬ論理入力信号電位レベルに亘って比
較的一定なＥＣＬ論理信号高及び低電位レベルを与え、
且つ出力端における高及び低電位レベルの間の電圧スイ
ングが小さいものであることを特徴としている。

従来技術 シングルエンデツド即ち単一出力ＴＴＬ−ＥＣＬ／ＣＭ
Ｌ変換回路は、１９８８年９月１３日付で発行された本
発明者の発明に関する米国特許第４．７７１，１９１号
に記載されている。米国特許第４，７７１，１９１号の
第３図に図示しであるこのシングルエンデツド変換回路
の概略回路図を第１図に示してあり、そこでは同一の参
照符号を使用している。第１図の変換回路の簡単化した
ブロック図を第２図に示してあり、回路の主要機能ブロ
ック及び抵抗Ｒ１０４及びＲ８２を除いて構成要素を除
去しである。

ＴＴＬ論、理入力信号高及び低電位レベルは、ＴＴＬ入
力回路で受取られ、該ＴＴＬ入力回路は、例えば、ダイ
オード構成要素５８．６０，１０６及び抵抗要素１０４
及び１０２を有している。論理信号高及び低電位レベル
は、電流ミラー回路の共通ベースノード結合においてＴ
ＴＬ入力回路によって印加される。入力信号に従ってダ
イオード９４即ちベースコレクタ順路型（ＢＣ３））ラ
ンジスタ要素によって与えられる電流ミラーの第一分岐
回路を介して電流の流れが確立される。この電流は、ト
ランジスタ要素６２によって与えられる電流ミラーの第
二分岐回路内にミラー動作される。従って、この電流ミ
ラーの分岐回路内の電流の流れは、入力信号に従って二
つのレベルの間で交互に変化する。この電流ミラー形態
は、高速スイッチング動作を与えるためにトランジスタ
要素６２の飽和を回避している。更に、抵抗要素９６及
び９８はバイアス用抵抗であり、それらは、高速のター
ンオン動作のためにトランジスタ要素９４及び６２にお
ける電圧レベルを設定する。

ＴＴＬ入力回路は、ＴＴＬ高電位レベル乃至は電力レー
ルＶＣＣ乃至はＶ。ＴＬとＴＴＬ低電位レベル乃至は電
力レールＧＮＤとの間で動作する。ＴＴＬ高電位電力レ
ーしＶ。、は、典型的には、４゜５乃至は５．Ｏｖであ
り、一方ＴＴＬ低電位電力レールＧＮＤはＯｖである。

ＴＴＬ入力回路は、更に、ＴＴＬ低電位レベルＧＮＤに
関連して電圧レベルを確立する入力クランプ回路を有し
ている。

ダイオード要素９２，９０．８８は、例えば、接地電位
乃至はＯｖより３ｖ圓高い電位において電流ミラー第二
分岐回路トランジスタ要素６２のコレクタノードにおけ
る最大電圧をクランプする。

ダイオード要素９２及び９４は、ＥＣＬ出力端における
ＥＣＬ論理出力信号高及び低電位レベルの間のスイッチ
ング動作乃至は遷移のために電流ミラー回路の共通ベー
スノード結合におけるスレッシュホールド電圧レベルを
確立する。この例においては、ＴＴＬ入力スレッシュホ
ールドは２ＶＢＥに設定されている。

ＥＣＬ出力回路は、実効的に、ＥＣＬ高電位レベル乃至
はＯｖの電力レールＧＮＤとＥＣＬ低電位レベル乃至は
典型的には−４，５ｖ又は−５゜Ｏｖである電力レール
ＶＥＥとの間に結合されている。このＥＣＬ出力回路は
、電流ミラー第二分岐回路トランジスタ要素６２のコレ
クタノードへ結合されているエミッタホロワ出力バッフ
ァトランジスタ要素６４によって与えられている。トラ
ンジスタ要素６２のコレクタノード１００は、ＥＣＬ出
力回路に対する出力スイッチングノードを与えている。

ＥＣＬ出力回路は、更に、出力バッファエミッタホロワ
トランジスタ要素６４とＥＣＬＣ刃出−ドア２との間に
おいてスタックの形態に結合されているダイオード要素
６６及び６８と抵抗要素７０とによって与えられるレベ
ルシフト回路を有している。電流ソース（供給）用トラ
ンジスタ要素７６とテール抵抗７８とによって与えられ
るＥＣＬ電流シンク（吸込み）は、ＥＣＬＣ刃出−ドア
２とＥＣＬ低電位電力レーしｖ８Ｉ！との間に結合され
ている。

この従来の変換回路は三つの機能を達成する。

第一に、それは、ＴＴＬ論理入力信号高及び低電位レベ
ルからＥＣＬ論理出力信号高及び低電位レベルへの電圧
レベルのシフトを与える。第二に、それは、基準電圧レ
ベルに対する基準を、ＴＴＬ低電位電力レールからＥＣ
Ｌ高電位電力レール（この例においては、これらの電位
レベル及び電力レールは一致している）への変換を与え
る。第二に、この変換回路は、飽和動作領域で動作する
ＴＴＬトランジスタ要素から非飽和動作領域で動作する
ＥＣＬ　）ランジスタ要素への遷移を与えている。第１
図の回路において、これらの機能は、電流ミラー第二分
岐回路トランジスタ要素６２のコレクタノード１００へ
結合されているＥＣＬ出力回路と電流ミラー回路とによ
って達成されている。更に、米国特許第４，７７１．１
９１号に記載される如く、第１図の回路は、例えば、Ａ
ｖ−７の典型的な回路構成要素の値に対するＴＴＬ論理
入力信号に亘ってＥＣＬ論理出力信号の電圧利得を与え
ている。第１図の回路のその他の特徴は以下の如くであ
る。

変換回路内に電流ミラー回路形態が設けられているので
、コレクタ経路抵抗８２は、スイング抵抗であり、それ
はＥＣＬ論理出力信号高及び低電位レベルの間の出力電
圧のスイング即ち振れを設定する。更に、抵抗要素８２
を横断しての電圧降下は、入力クランプ回路と抵抗１０
４を横断しての電圧降下とによって設定される。好適実
施例においては、これらの構成要素は、抵抗要素８２を
横断しての電圧降下が約ＩＶ８Ｅであるように選択され
ており、従ってＥＣＬ論理出力信号高及び低電位レベル
の間にＩＶＩＩＲの比較的小さな電圧スイングを確立す
る。この従来の出力スイングよりも小さな電圧スイング
は、より高速のスイッチング動作を行なうことを可能と
する。

更に、この回路構成は、出力端におけるスイッチング動
作用の遷移領域を、例えば、２ＶＢｉのＴＴＬ入カヌカ
スレッシュホールド電圧レベルれぞれの側において約６
０ｍＶ以内に拘束している。

従って、ＥＣＬ論理出力信号は、広範囲のＴＴＬ論理信
号入力端子レベルに亘って一定且つ安定な状態を維持す
る。

第１図の回路はその他の従来の変換回路と比較して付加
的な利点及び機能を提供するものである・ が、それはシングルエンデツド出力に制限されるもので
ある。米国特許第４．７７１，１９１号に記載される第
１図の例においては、その変換回路は、本質的に反転型
であり、且つＥＣＬ出力はＴＴＬ論理入力信号の高又は
低電位レベルに関して反転された出力０ＵＴＮである。

電圧利得を与え、小さな出力電圧の振れでより高速のス
イッチング動作を与え、且つ広範囲のＴＴＬ論理入力信
号電圧レベル変動に亘ってＥＣＬ出力端において一定且
つ安定な高及び低電位レベルを維持する遷移領域が狭い
という第１図の変換回路の利点を維持しながら、相補的
なＥＣＬ出力ＯＵＴ及び０ＵＴＮを与えるために回路を
再構成乃至は再配置することは自明ではない。

目　　的 本発明は、以上の点に鑑みなされたものであり、上述し
た如き従来技術の欠点を解消し、ＴＴＬ論理入力信号に
応・答して相補的乃至は差動的ＥＣＬ論理出力信号高及
び低電位レベルを供給することの可能な新規なＴＴＬか
らＥＣＬ／ＣＭＬへの変換回路を提供することを目的と
する。本発明の別の目的とするところは、米国特許第４
．７７１゜１９１号に記載するシングルエンデツド型出
力変換回路の特徴及び利点を維持したまま相補的乃至は
差動的出力を与えるＴＴＬからＥ　ＣＬ／ＣＭＬへの変
換回路を提供することである。従って、本発明は、電圧
利得を与え、出力スイングが小さく、遷移領域が狭く、
且つ相補的乃至は差動的出力を供給することが可能なＴ
ＴＬからＥＣＬ／ＣＭＬへの変換回路を提供するもので
ある。

構成 本発明によれば、ＴＴＬからＥＣＬ／ＣＭＬへの変換回
路が提供され、それは、高及び低電位レベルのＴＴＬ論
理信号を受取るためのＴＴＬ入力回路を有すると共に、
共通エミッタノード結合と結合された第一及び第二電流
ミラー分岐回路を具備する電流ミラー回路を有している
。第一及び第二電流ミラー分岐回路は共通ベースノード
結合へ結合されており、該共通ベースノード結合はＴＴ
Ｌ入力回路へ接続されている。ＴＴＬ入力回路は、ＴＴ
Ｌ入力回路におけるＴＴＬ論理信号高及び低電位レベル
に応答して第一電流ミラー分岐回路をそれぞれ実質的に
導通状態及び非導通状態とさせる電流ミラー回路へ動作
結合されているバイアス回路要素で形成されている。第
二電流ミラー分岐回路は、第一電流ミラー分岐回路にお
ける電流をミラー動作する。

本発明によれば、差動増幅器ゲートは、共通エミッタノ
ード結合へ結合されているエミッタノードを持った差動
増幅器第一及び第二ゲートトランジスタ要素を具備して
いる。重要なことであるが、差動増幅器第一ゲートトラ
ンジスタ要素は第二電流ミラー分岐回路を構成している
。電流シンク抵抗要素が共通エミッタノード結合へ結合
されており、且つ第二ゲートトランジスタ要素のフィー
ドバック制御をバイアスするためのフィードバックバイ
アス用要素を与えている。

本発明は、更に、差動増幅器第一トランジスタ要素のベ
ースノードにおいて印加される高及び低電位レベルの間
の中間のスレッシュホールド電圧レベルを印加するため
に差動増幅器第二ゲートトランジスタ要素のベースノー
ドへ結合されているスレッシュホールドクランプ回路を
提供している。

このスレッシュホールドクランプ回路は、このスレッシ
ュホールド電圧レベルにおいてＴＴＬ入力スレッシュホ
ールドを確立する。ＴＴＬ入力回路において印加される
ＴＴＬ論理信号高及び低電位レベル及びその結果共通エ
ミッタノード結合において電流シンク用抵抗要素を横断
して確立されるフィードバックバイアスレベルに従って
、第一及び第二ゲートトランジスタ要素の一方が比較的
導通状態となり且つ他方が比較的非導通状態となる。

本発明によれば、相補的第一及び第二ＥＣＬ出力回路が
、それぞれ、差動増幅器第一及び第二ゲートトランジス
タ要素のコレクタノードへ結合されている。これらのコ
レクタノードは、差動ＥＣＬ出力回路に対し出力スイッ
チングノードを与えている。各ＥＣＬ出力回路は、第一
及び第二ゲートトランジスタ要素の一方のコレクタノー
ドへ結合されている出力バッファエミッタホロワトラン
ジスタ要素を有している。レベルシフト回路が、出力バ
ッファエミッタホロワトランジスタ要素をそれぞれの相
補的ＥＣＬ出力端へ結合している。

ＥＣＬ電流シンクがそれぞれのＥＣＬ出力端へ結合され
ている。

それぞれの相補的ＥＣＬ出力端の出力電圧スイングを画
定するために、第一及び第二スイング抵抗要素が、それ
ぞれ、一端において、差動増幅器第一及び第二ゲートト
ランジスタ要素のコレクタノードへ結合されている。こ
れら第一及び第二スイング抵抗要素の各々の他端は、電
圧レベルシフト構成要素を介して、スレッシュホールド
クランプ回路及びＴＴＬ入力回路の両方へ結合されてい
る。電圧レベルシフト構成要素を介して、前記スレッシ
ュホールドクランプ回路は、それぞれの第一及び第二ゲ
ートトランジスタ要素のコレクタノードにおける最大電
圧レベルを、スレッシュホールド電圧レベルより高い選
択した電圧レベルへクランプする。更に、このスレッシ
ュホールドクランプ回路及びＴＴＬ入力回路は、バイア
ス用構成要素を介して、それぞれの第一及び第二スイン
グ抵抗要素を横断してのスイング電圧降下を決定する。

本発明に基づいて電流ミラー第一及び第二分岐回路と共
に一体化した差動増幅器第一及び第二ゲートトランジス
タ要素の特徴及び利点は、第一及び第二スイング抵抗要
素を横断して画定した電圧降下が、相補的乃至は差動的
ＥＣＬ論理出力信号に対する出力電圧のスイング（振れ
）を画定するということである。同時に、同時的に作用
し協働する電流ミラー及び差動増幅器回路（よ、電圧利
得を与え、出力スイングを小さくし、且つ相補的乃至は
差動的ＥＣＬ出力の両方に対し狭い遷移領域を与えるこ
とを可能としている。

好適実施例においては、ＴＴＬ人カバカバイアス回路要
素スレッシュホールド回路要素は、ゲートトランジスタ
要素が導通状態にある場合に第一ゲートトランジスタ要
素のコレクタノードへ結合されている第一スイング抵抗
要素を横断しての電圧降下が約１ＶＢＥであるか又は例
えば２／３ＶｎｇなどのようなＩＶＢ［！の一部である
ように選択され且つ構成されている。第二スイング抵抗
要素を横断しての電圧降下は、同様に、スレッシュホー
ルドクランプ回路及びＴＴＬ入力回路によって確立され
る。その結果、相補的ＥＣＬ出力の出力スイングは、高
速スイッチング動作を行なうために、ＩＶａａ又は例え
ば２／３ＶｌｌＥなどノヨうな１ＶＢＥの一部へ制限さ
れている。

本発明の別の特徴によれば、第二ゲートトランジスタ要
素のコレクタノードへ結合されている第二スイング抵抗
要素の抵抗値は、共通エミッタノード結合における電流
シンク抵抗要素の抵抗値又は例えば抵抗値の２／３など
のような抵抗値の一部の値と実質的に等しい。この構成
の特徴は、第一及び第二電流ミラー分岐回路がターンオ
ンし且つＴＴＬ入力回路におけるＴＴＬ論理入力信号高
電位レベルに応答して導通状態にある場合に、共通エミ
ッタノード結合における電流シンク抵抗要素を横断して
の電圧降下が、第二ゲートトランジスタ要素が実質的に
ターンオフし且つ比較的非導通状態のままであるような
レベルに共通エミッタノード結合における電位レベルを
上昇させるということである。第一及び第二ゲートトラ
ンジスタ要素は、差動増幅器ゲートを提供している。

好適実施例においては、スレッシュホールド回路要素は
、第二トランジスタ要素のベースノードにおいて印加さ
れるスレッシュホールド電圧レベルが約２Ｖ０に設定さ
れるように選択され且つ構成されている。その結果、Ｔ
ＴＬ入カヌカスレッシュホールドＶ８Ｅに設定され、第
一及び第二スイング抵抗要素を横断しての電圧スイング
及び相補的ＥＣＬ出力端における出力スイングは２／３
ＶＢｇである。本発明の構成によれば、従来の変換回路
機能が維持され、即ち電圧利得が得られ、出力スイング
が小さく、且つ遷移領域が狭いという特徴が得られると
共に、相補的なＥＣＬ出力が得られる。

実施例 以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。

本発明の一実施例に基づいて構成された相補的ＥＣＬ論
理出力信号を供給するＴＴＬからＥＣＬ／ＣＭＬへの変
換回路を第３図に示してあり、その変換回路の簡単化し
たブロック図を第４図に示しである。ＴＴＬ論理入力信
号は、ダイオード要素Ｄｉ、Ｄ２．Ｄ３と分圧器抵抗要
素Ｒ１及びＲ２を具備するＴＴＬ入力回路で受取られる
。このＴＴＬ入力回路は、例えば５．Ｏｖの電圧レベル
を有するＴＴＬ高電位電力レーしＶＣＣと例えばＯＶの
電圧レベルを有するＴＴＬ低電位電力レーしＧＮＤとの
間に結合されている。ＴＴＬ論理入力信号高及び低電位
レベルは、トランジスタ要素Ｑ１及びＱ２によって与え
られる第一及び第二分岐回路を具備する電流ミラー回路
の共通ベースノード結合Ａにおいて印加される。

トランジスタ要素Ｑ１は、電流ミラーの第一分岐回路を
与えており、且つＢＣ３）ランジスタ要素ダイオードで
ある。第一分岐回路ダイオード要素は、ＴＴＬ論理入力
信号高電位レベルがＴＴＬ入力端に表われる場合に、導
通状態である。ダイオードＱ１は、ＴＴＬ入力端におけ
る低電位のＴＴＬ論理入力信号に応答して実質的に非導
通状態となる。トランジスタ要素Ｑ２によって与えられ
る電流ミラーの第二分岐回路は、第一分岐回路内の電流
をミラー動作する。トランジスタ要素Ｑ１及びＱ２は、
共通エミッタノード結合りで一体的に結合されており、
それは電流シンク抵抗要素Ｒ６を介して接地電位電力レ
ールＧＮＤへ接続されている。

第一及び第二ゲートトランジスタ要素Ｑ２及びＱ３によ
って与えられる差動増幅器ゲートは、本変換回路内の電
流ミラー回路と協働的に作用する。

電流ミラー第二分岐回路トランジスタ要素Ｑ２は、差動
増幅器第一ゲートトランジスタ要素Ｑ２を与えている。

第一及び第二ゲートトランジスタ要素Ｑ２及びＱ３は、
共通エミッタノード結合りにおいて一体的に結合されて
いる。第一及び第二ゲートトランジスタ要素Ｑ２及びＱ
３のコレクタノードＢ及びＣは、それぞれ、スイング抵
抗要素Ｒ３及びＲ４へ結合されており、それらは、抵抗
要素Ｒ５を介して、ＴＴＬ高電位電力レーしＶＣＣへ結
合されている。

ＴＴＬ入力スレッシュホールド、即ち差動増幅器第二ゲ
ートトランジスタ要素Ｑ３のベースノードにおいて印加
されるスレッシュホールド電圧は、スレッシュホールド
クランプ回路によって確立される。このスレッシュホー
ルドクランプ回路は、例えば、トランジスタ要素Ｑ３の
ベースノードとＴＴＬ低電位電力レーしＧＮＤとの間に
結合されているＥＣ３）ランジスタ要素ダイオードＤ５
及びＤ６からなるダイオードスタックを有している。

明らかなことであるが、ダイオード要素Ｄ５及びＤ６を
横断してＩＶ［ＩＥの電圧降下を有するダイオードスタ
ックは、第二ゲートトランジスタ要素Ｑ３のベースノー
ドにおいて２ＶＢＨのスレッシュホールド電圧レベルを
確立し、そのことは、後述する如く、相補的ＥＣＬ出力
のスイッチング動作に対する２Ｖ８ＲのＴＴＬ入力スレ
ッシュホールドを確立する。

本変換回路は、相補的乃至は差動的ＥＣＬ出力を供給す
るための第一及び第二ＥＣＬ出力回路を与えている。第
一ＥＣＬ出力回路は、第一ゲートトランジスタ要素Ｑ２
のコレクタノードＢへ結合されているエミッタホロワ出
力バッファトランジスタ要素Ｑ４によって与えられてい
る。第一レベルシフト回路は、エミッタホロワトランジ
スタ要素Ｑ４と相補的乃至は反転ＥＣＬ出力端０ＵＴＮ
との間にスタック形態に直列的に結合されているＥＣ９
トランジスタ要素ダイオードＤ７及びＤ８及びレベルシ
フト抵抗要素Ｒ７によって与えられている。第一ＥＣＬ
出力電流シンク■１は、反転ＥＣＬ出力端０ＵＴＮをＥ
ＣＬ低電位電力レーしｖ８８へ結合している。電流シン
ク■１は、電流源電圧供給源及びテール抵抗を具備する
電流源トランジスタ要素である。

第二ＥＣＬ出力回路は、第二ゲートトランジスタ要素Ｑ
３のコレクタノードＣへ結合されている出力バッファエ
ミッタホロワトランジスタ要素Ｑ５によって与えられて
いる。第ニレベルシフト回路は、エミッタホロワトラン
ジスタ要素Ｑ５と直接的ＥＣＬ出力端ＯＵＴとの間にス
タック形態に直列的に結合されているＥＣ３）ランジス
タ要素ダイオードＤ９及びＤＩＯ及びレベルシフト抵抗
要素Ｒ８によって与えられている。第二ＥＣＬ出力電流
シンク■２は、直接的ＥＣＬ出力端ＯＵＴをＥＣＬ低電
低電位電力レールへ結合している。

ＥＣＬ電流シンクＩ２は、電流源電圧供給源及びテール
抵抗要素を具備する電流源抵抗要素である。

本変換回路内のバイアス電圧レベルは、更に、以下の如
くにして確立される。スレッシュホールド回路は、スイ
ング抵抗要素Ｒ３及びＲ４へ結合されている付加的なり
Ｃ３）ランジスタ要素ダイオードＤ４を有しており、該
スイング抵抗要素は差動増幅器第一及び第二ゲートトラ
ンジスタ要素Ｑ２及びＱ３のコレクタノードＢ、　　Ｃ
へ結合されている。従って、スレッシュホールドクラン
プ回路は、２φ（φ−ＶＩｌＥ）のスレッシュホールド
電圧レベルをクランプするのみならず、コレクタノード
Ｂ、Ｃの最大電圧レベルを３φにクランプする。ダイオ
ードＤ６．Ｄ５．Ｄ４．Ｄ３を介して接地電位ＧＮＤか
らの電流ループに続いて、接地への帰還ループは、抵抗
要素Ｒ２、ダイオード要素Ｄ２、電流ミラー分岐回路ペ
ースエミッタ接合ＶＢＩ！の一つ、及び抵抗要素Ｒ６を
介して接地電位へ到達する。

スレッシュホールドクランプ回路は、電流シンク抵抗要
素Ｒ６を横断して１ｖＢ８の電圧降下を確立する。明ら
かな如く、ＴＴＬ入力回路及びスレッシュホールドクラ
ンプ回路のバイアス回路構成要素は、抵抗Ｒ２を横断し
ての電圧降下が１Ｖ８８乃至は１φであるように選択さ
れている。電流ミラートランジスタ要素Ｑ１及びＱ２が
導通状態にある場合には、電流ミラー第一分岐トランジ
スタ要素Ｑ１を介してのコレクタ電流１ｃＱ１は１φ／
Ｒ２である。Ｑｌに対するトランジスタ要素Ｑ２のエミ
ッタ面積の比が２であるように選択されている場合には
、電流ミラー第二分岐トランジスタ要素Ｑ２（それは、
差動増幅器第一ゲートトランジスタ要素でもある）を介
してのコレクタ電流■ＣＱ２は２φ／Ｒ２である。Ｑｌ
及びＱ２が導通状態にある場合の結合電流ＩＲ６は３φ
／Ｒ２である。第二ゲートトランジスタ要素Ｑ３が導通
状態にある場合には、コレクタ電流■ｃＱ３は１φ／Ｒ
６であり、それは電流シンク用抵抗要素Ｒ６を介しての
電流ＩＲ６である。

スイング抵抗要素Ｒ３及びＲ４の値に対する解は以下の
如くである。スイング抵抗Ｒ３を横断しての電圧降下ｖ
０は以下の如くである。

ＶＲ３−２φ・Ｒ３／Ｒ２ 電圧降下ｖＲ３は、出力端におけるスイング電圧を確立
し、例えば、高速スイッチング動作のために２／３φに
選択されている。代入し且つＲ２に対して解くことによ
り次式が得られる。

２φ／３−２φ・Ｒ３／Ｒ２ ２−３Ｒ３ 所望の電流レベルの場合、Ｒ３はＩＫであり且つＲ２は
３にΩである。スイング抵抗Ｒ４を横断してのスイング
電圧降下ＶＲ４がＶＲ３と同一であることが望ましい。

ＶＲ４−φ◆Ｒ４／Ｒ６−２φ−Ｒ３／Ｒ２Ｒ４につい
て解くと、次式が得られる。

Ｒ４−２・Ｒ３・Ｒ６／Ｒ２ Ｒ６がＲ６を介して所望の電流レベルに対してＩＫとし
て選択され、且つＲ２は３にである。

Ｒ４−２／３Ｒ３−６６６Ω 回路抵抗値の例を表■に要約しである。

表　　　１ Ｒ１３，８４Ｋ ２　３Ｋ ３　１Ｋ Ｒ４６６６Ω Ｒ５２，４Ｋ ６　１Ｋ ＴＴＬ入力端においてＴＴＬ論理入力信号が低電位レベ
ルであると、ノードＡも、例えば、Ｏｖに近い低電位レ
ベルにある。電流ミラー分岐回路を介して電流が流れて
いないので、第一ゲートトランジスタ要素のコレクタノ
ードＢはダイオード要素Ｄ６．Ｄ５．Ｄ４を介してスレ
ッシュホールドクランプ回路によってクランプされた３
ＶＢＥ乃至は３φレベルにある。第二ゲートトランジス
タ要素Ｑ３のベースノードに２ＶＢＥ乃至は２φのスレ
ッシュホールド電圧レベルが印加されると、トランジス
タ要素Ｑ３が導通状態となる。従って、第二ゲートトラ
ンジスタ要素Ｑ３のコレクタノードＣは接地電位ＧＮＤ
よりも高い２φレベルにある。共通エミッタ結合ノード
Ｄは、電流シンク抵抗Ｒ６を横断しての電圧降下が１φ
である結果、接地電位ＧＮＤよりも１φ高いレベルにあ
る。

相補的ＥＣＬ出力０ＵＴＮを供給する相補的ＥＣＬ出力
回路において、コレクタノードＢにおける３φ電位レベ
ルは、エミッタホロワトランジスタ要素Ｑ４とダイオー
ド要素Ｄ７及びＤ８のベースエミッタ接合を介し３　Ｖ
　ｎｉ電位降下を介して抵抗要素Ｒ７において約Ｏ電位
へ降下する。従って、レベルダウンシフト抵抗要素Ｒ７
は、相補的ＥＣＬ出力端０ＵＴＮにおいて負の電圧範囲
においてＥＣＬ論理出力信号高電位レベルを確立する。

このＥＣＬ論理出力信号高電位レベルは、ＴＴＬ論理入
力信号低電位レベルからの反転出力であり、且つＲ７の
抵抗値及び電流シンク■１によって発生される電流によ
って設定される。

直接的（正転）ＥＣＬ出力ＯＵＴを供給する直接的ＥＣ
Ｌ出力回路は、コレクタノードＣにおける２φの電位レ
ベルから、エミッタホロワトランジスタ要素Ｑ５のベー
スエミッタ接合及びダイオード要素Ｄ９及びＤｌｏを介
して、抵抗要素Ｒ８においてＯｖより低い約−１φの電
位レベルへ降下する。Ｒ８の抵抗値は、Ｒ７と実質的に
同一であるように選択されており、従って、ＥＣＬ論理
出力信号低電位レベルは高電位レベルよりも１φ低いレ
ベルである。低電位レベルにある直接的ＥＣＬ出力ＯＵ
Ｔは、ＴＴＬ論理入力信号低電位レベルと位相が対応し
ている。

ＴＴＬ入力端においてＴＴＬ論理入力信号高電位レベル
への遷移と共に、ノードＡは、２ＶＢＥ乃至は２φのＴ
ＴＬ入力スレッシュホールド電圧レベルへ上昇する。電
流ミラー第一及び第二分岐回路は導通状態となり、１φ
／Ｒ２及び２φ／Ｒ２のエミッタ電流は、それぞれ、電
流ミラー分岐回路トランジスタ要素Ｑ１及びＱ２を介し
て流れる。

従って、第一ゲートトランジスタ要素Ｑ２のコレクタノ
ードＢにおける電圧レベルは、３φから２φへ降下する
。電流ミラー分岐回路からの共通エミッタノード結合に
おける３φ／Ｒ２の結合した電流ミラーエミッタ電流は
、第二ゲートトランジスタ要素Ｑ３を介していまだに一
時的に導通状態にある電流１φ／Ｒ６と合流する傾向と
なる。この電流シンク抵抗要素Ｒ６を介しての大きな結
合した電流の過渡的サージは、ノードＤにおける電圧レ
ベルを一時的にＩＶ［ｌＥ乃至は１φを超えて上昇させ
、実効的に、第二ゲートトランジスタ要素Ｑ３をターン
オフすると共にトランジスタ要素Ｑ３を介して流れる第
二電流成分１φ／Ｒ６をターンオフさせる。その結果、
電流シンク抵抗要素Ｒ６を介しての最終的な電流は、Ｉ
　Ｒ６−３φ／Ｒ２＋抵抗要素Ｒ６を横断してフィード
バックバイアスを発生するトランジスタ要素Ｑ３を介し
ての僅かの洩れ電流である。第一及び第二ゲートトラン
ジスタ要素を交互にスイッチ動作させて相補的ＥＣＬ出
力を与えるのは、この電流ミラー回路と差動増幅器ゲー
ト回路との協働作用に基づくメカニズムである。

コレクタノードＢが電圧レベル２φであると、相補的乃
至は反転ＥＣＬ出力０ＵＴＮは、ＥＣＬ論理出力信号低
電位レベルにある。第二ゲートトランジスタ要素Ｑ３が
導通状態にない場合には、コレクタノードＣは電圧レベ
ル３φへ上昇し、且つ直接的ＥＣＬ出力端ＯＵＴはＥＣ
Ｌ論理出力信号高電位レベルにある。

相対的電圧レベルを確立する場合、ＴＴＬ入力回路及び
スレッシュホールドクランプ回路のバイアス用構成要素
が抵抗要素Ｒ２を横断しての電圧降下を１φに設定する
ことは明らかである。それにより、抵抗要素Ｒ２は第一
スイング抵抗要素Ｒ３を横断してのスイング電圧降下を
２φ／３に設定する。第二スイング抵抗要素Ｒ４の抵抗
値は、約２−φ／３の実質的に同一のスイング電圧降下
を与えるべく選択されている。

注意すべきことであるが、低及び高電位レベルの間のＴ
ＴＬ論理入力信号のスイッチング動作は、電流シンク抵
抗要素及びバイアス用要素Ｒ６を介しての電流レベルを
異なったレベル間でスイッチ動作し且つ制御する。抵抗
要素Ｒ６を介して電流ミラー分岐回路と差動増幅器ゲー
トトランジスタ要素の両方から一時的な電流のサージが
存在する。

この電流サージによって発生されるノードＤにおける電
圧シフトは、実効的に、差動増幅器第二ゲートトランジ
スタ要素Ｑ３へ負のフィードバックを導入する。ゲート
トランジスタ要素Ｑ３の導通状態を変化させるために、
例えば、少なくとも１０倍だけ、ノードＤにおいて十分
な電圧シフトを与えるようにパラメータが選択されてお
り、それによりゲートトランジスタ要素Ｑ３をターンオ
フさせる。

半導体エミッタ電流に対するエバースーモルト（Ｅｂｅ
　ｒｓ−Ｍｏｇｔ）方程式によれば、φより６０ｍＶ高
いノードＤにおける電圧シフトは、ゲートトランジスタ
要素Ｑ３を介してのエミッタ電流を１０倍減少させる。

従って、電流シンク抵抗要素Ｒ６を介しての電流の初期
的サージが少なくとも１０倍の導通度における変化を発
生させるようにパラメータが選択されている。従って、
継続するフィードバックは、Ｑ３を介しての洩れ電流に
よって発生される電流レベルにおけるシフトによってノ
ードＤにおいて発生される多少増加した電圧レベルによ
って与えられる。

−例として、電流シンク用及びバイアス用抵抗Ｒ６を横
断しての電圧降下ＶＲ６が１φであり、Ｑ３が導通状態
にある場合にほぼ０．８ｖ即ち８００ｍＶと等しいもの
である。Ｒ６は電流ＩＲ６に対して１にであるように選
択されている。

ｌＲ６−φ／Ｒ６−６−８Ｏ０／１０００Ω−０，８ｍ
ＡＱ１及びＱ２が導通状態であると、基本電流ＩＲ６は
同様に次式で表わされる。

Ｉ　Ｒ６−３φ／Ｒ２−８０ｈＶｘ　３／３０００Ω−
０，８ｓＡ十０３を介しての洩れ電流ＩＲ６である。Ｒ
６を横断しての全体的な電圧降下がＶｌ？６＋ΔＶＲ６
であり且つ増分ΔＶ８６が少なくとも６０ｍＶであると
、Ｑ３によって貢献される電流は、０．８ｍＡから０゜
０８ｍＡへ１０倍だけ減少される。Ｑｌ及びＱ２が導通
状態にある場合のＲ６を横断しての全体的な電流ＩＲ６
＋ΔＩＲ６は０．８８ｍＡである。

８６０ｍＶの電圧降下ＶＲ６＋ΔＶＲ６は、継続する負
のフィードバックを与え、それは第二ゲートトランジス
タ要素Ｑ３を比較的非導通状態に実効的にバイアス状態
を解除する。

本発明の別の実施例においては、第１図の抵抗９６及び
９８に類似するバイアス用抵抗要素を第３図の回路に付
加することが可能である。従って、第１図の抵抗９８と
類似して、電流ミラー第一分岐回路トランジスタ要素Ｑ
１のエミッタノードとそのベースノードＡとの間にバイ
アス用抵抗を付加することが可能である。第１図の抵抗
要素９６に類似して、Ｑｌのエミッタノードとダイオー
ド要素Ｄ３のカソードとの間にバイアス用抵抗を付加す
ることも可能である。これらの抵抗要素の値は、第３図
の電流ミラートランジスタ要素Ｑ１及びＱ３が、ＴＴＬ
入力端におけるＴＴＬ論理信号高電位レベルに応答する
電流ミラーのターンオン及び高速スイッチング動作のた
めのターンオン動作の限界にバイアスされるように選択
されている。

以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明は、これら具体例にのみ限定されるべきも
のではなく、本発明の技術的範囲を逸脱することなしに
種々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は米国特許第４，７７１，１９１号の第３図から
複写したものであってシングルエンデツド出力端を具備
する従来のＴＴＬからＥ　ＣＬ／ＣＭＬへの変換回路を
示した概略回路図、第２図は回路の主要機能ブロック及
び抵抗Ｒ１０４及びＲ８２を除いて全ての構成要素を取
除いた状態の第１図の従来の変換回路を示した簡単化し
たブロック図、第３図は本発明の一実施例に基づいて構
成された相補的乃至は差動的ＥＣＬ出力端を具備するＴ
ＴＬからＥＣＬ／ＣＭＬへの変換回路を示した概略回路
図、第４図は主要機能ブロック及び抵抗Ｒ２，Ｒ３，Ｒ
４，Ｒ６を除いて全ての構成要素を除去した状態の第３
図の変換回路を示した簡単化したブロック図、である。 （符号の説明） Ｑｌ：第一分岐回路ダイオード Ｑ２：第一ゲートトランジスタ要素 Ｑ３：第二ゲートトランジスタ要素

Claims (1)

1. 【特許請求の範囲】 １、ＴＴＬ論理入力信号に応答して相補的ＥＣＬ論理出
   力信号を供給する差動出力ＴＴＬ−ＥＣＬ／ＣＭＬ変換
   回路において、高及び低電位レベルのＴＴＬ論理信号を
   受取るＴＴＬ入力回路が設けられており、共通エミッタ
   ノード結合を具備する第一及び第二電流ミラー分岐回路
   を有する電流ミラー回路が設けられており、前記第一及
   び第二電流ミラー分岐回路は前記ＴＴＬ入力回路へ結合
   した共通ベースノード結合を持っており、前記ＴＴＬ入
   力回路はＴＴＬ論理信号高及び低電位レベルに応答して
   前記第一電流ミラー分岐回路をそれぞれ実質的に導通状
   態及び非導通状態とさせるために前記電流ミラー回路へ
   動作結合されているバイアス回路要素を有しており、前
   記第二電流ミラー分岐回路は前記第一電流ミラー分岐回
   路における電流をミラー動作し、前記共通エミッタノー
   ド結合へ結合されているエミッタノードを持った差動増
   幅器第一及び第二ゲートトランジスタ要素と前記共通エ
   ミッタノード結合へ結合されている電流シンク用バイア
   スフィードバック抵抗要素とを具備する差動増幅器ゲー
   トが設けられており、前記差動増幅器第一ゲートトラン
   ジスタ要素は前記第二電流ミラー分岐回路であり、スレ
   ッシュホールド電圧レベルを印加するために前記差動増
   幅器第二ゲートトランジスタ要素のベースノードへ結合
   されているスレッシュホールドクランプ回路が設けられ
   ており、前記ＴＴＬ入力回路に印加されるＴＴＬ論理入
   力信号高及び低電位レベルに従って前記第一及び第二ゲ
   ートトランジスタ要素の一方は比較的導通状態であり且
   つ他方が比較的非導通状態であり、前記差動増幅器第一
   及び第二ゲートトランジスタ要素のコレクタノードへそ
   れぞれ結合されている相補的第一及び第二ＥＣＬ出力回
   路が設けられていることを特徴とする変換回路。 ２、特許請求の範囲第１項において、前記差動増幅器第
   一及び第二ゲートトランジスタ要素の一方のコレクタノ
   ードへ結合した一端を持った第一及び第二スイング抵抗
   要素が設けられており、前記第一及び第二スイング抵抗
   要素の各々の他端は電圧レベルシフト手段を介して前記
   スレッシュホールドクランプ回路及びＴＴＬ入力回路へ
   結合されていることを特徴とする変換回路。 ３、特許請求の範囲第２項において、前記スレッシュホ
   ールドクランプ回路は、第一及び第二ゲートトランジス
   タ要素のそれぞれのコレクタノードにおける最大電圧レ
   ベルをスレッシュホールド電圧レベルより高い選択した
   電圧レベルへクランプするために前記電圧レベルシフト
   手段を介して動作結合されていることを特徴とする変換
   回路。 ４、特許請求の範囲第２項において、前記ＴＴＬ入力回
   路バイアス回路要素は、前記ゲートトランジスタ要素が
   導通状態にある場合に前記第一ゲートトランジスタ要素
   のコレクタノードへ結合されている第一スイング抵抗要
   素を横断してのスイング電圧降下が約１Ｖ＿Ｂ＿Ｅ以下
   であるように選択されていることを特徴とする変換回路
   。 ５、特許請求の範囲第４項において、前記第二ゲートト
   ランジスタ要素のコレクタノードへ結合されている第二
   スイング抵抗要素の抵抗値が、第二スイング抵抗要素を
   横断して１Ｖ＿Ｂ＿Ｅ以下の実質的に同一のスイング電
   圧降下を与えるべく選択されていることを特徴とする変
   換回路。 ６、特許請求の範囲第２項において、前記ＴＴＬ入力回
   路バイアス回路要素及びスレッシュホールドクランプ回
   路は、前記第一及び第二電流ミラー分岐回路が前記ＴＴ
   Ｌ入力回路におけるＴＴＬ論理入力信号高電位レベルに
   応答して導通状態である場合に、前記共通エミッタノー
   ド結合における前記電流シンク用バイアスフィードバッ
   ク抵抗要素を横断しての電圧降下が前記共通エミッタノ
   ード結合における電位レベルを前記第二ゲートトランジ
   スタ要素を比較的非導通状態とさせるレベルへ上昇させ
   るように選択されていることを特徴とする変換回路。 ７、特許請求の範囲第６項において、前記電流シンク用
   バイアスフィードバック抵抗要素を横断しての電圧降下
   が、少なくとも１０倍だけ前記第二ゲートトランジスタ
   要素を介しての電流を減少させることを特徴とする変換
   回路。 ８、特許請求の範囲第２項において、前記ＴＴＬ入力回
   路バイアス回路要素及びスレッシュホールドクランプ回
   路要素が、それぞれの第一及び第二ゲートトランジスタ
   要素が導通状態にある場合のそれぞれの第一及び第二ゲ
   ートトランジスタ要素を横断しての電圧降下が約１Ｖ＿
   Ｂ＿Ｅ以下であるように選択されており、且つ前記相補
   的第一及び第二ＥＣＬ出力回路はそれぞれの相補的ＥＣ
   Ｌ出力端においてＥＣＬ論理出力信号高及び低電位レベ
   ルを供給し、その際にＥＣＬ論理出力信号高及び低電位
   レベルの間の電圧スイングが約１Ｖ＿Ｂ＿Ｅ以下である
   ことを特徴とする変換回路。 ９、特許請求の範囲第８項において、前記スレッシュホ
   ールドクランプ回路要素が、前記第二ゲートトランジス
   タ要素のベースノードに印加されるスレッシュホールド
   電圧レベル従ってＴＴＬ入力スレッシュホールドが約２
   Ｖ＿Ｂ＿Ｅに設定されるように選択されていることを特
   徴とする変換回路。 １０、ＴＴＬ入力回路におけるＴＴＬ論理入力信号に応
   答して相補的ＥＣＬ出力回路において相補的ＥＣＬ論理
   出力信号を供給する差動出力ＴＴＬ−ＥＣＬ／ＣＭＬ変
   換回路において、前記ＴＴＬ入力回路は比較的高いＴＴ
   Ｌ電位レベルＶ＿Ｃ＿Ｃと比較的低いＴＴＬ電位レベル
   ＧＮＤとの間に動作結合されており、前記ＴＴＬ論理入
   力信号は前記比較的低いＴＴＬ電位レベルＧＮＤを基準
   として正電圧範囲内のＴＴＬ論理高及び低電位レベルを
   有しており、前記相補的ＥＣＬ出力回路は比較的高いＥ
   ＣＬ電位レベルＧＮＤと比較的低いＥＣＬ電位レベルＶ
   ＿Ｅ＿Ｅとの間に動作結合されており、前記相補的ＥＣ
   Ｌ出力信号は前記比較的高いＥＣＬ電位ＧＮＤを基準と
   して負の電圧範囲内のＥＣＬ論理高及び低電位レベルを
   有しており、共通エミッタノード結合を具備する第一及
   び第二電流ミラー分岐回路を有する電流ミラー回路が設
   けられており、前記第一及び第二電流ミラー分岐回路は
   前記ＴＴＬ入力回路へ結合されている共通ベースノード
   結合を有しており、前記ＴＴＬ入力回路は前記ＴＴＬ入
   力回路における高及び低電位レベルのＴＴＬ論理入力信
   号に応答して前記第一電流ミラー分岐回路をそれぞれ比
   較的導通状態及び非導通状態とさせる電流ミラー回路へ
   動作結合されているバイアス回路要素を有しており、前
   記第二電流ミラー分岐回路は前記第一電流ミラー分岐回
   路における電流をミラー動作し、前記共通エミッタノー
   ド結合へ結合されているエミッタノードを具備する差動
   増幅器第一及び第二ゲートトランジスタ要素と前記共通
   エミッタノード結合と電位レベルＧＮＤとの間に結合さ
   れている電流シンク抵抗要素とを有する差動増幅器ゲー
   トが設けられており、前記差動増幅器第一ゲートトラン
   ジスタ要素は前記第二電流ミラー分岐回路であって、ス
   レッシュホールド電圧レベルを印加するために前記差動
   増幅器第二ゲートトランジスタ要素のベースノードへ結
   合されているスレッシュホールドクランプ回路が設けら
   れており、前記第一ゲートトランジスタ要素のベースノ
   ードへ印加されるＴＴＬ論理入力信号高及び低電位レベ
   ルに従って前記第一及び第二ゲートトランジスタ要素の
   一方が比較的導通状態であり且つ他方が比較的非導通状
   態であり、前記差動増幅器第一及び第二ゲートトランジ
   スタ要素のコレクタノードへそれぞれ一端が結合されて
   いる第一及び第二スイング抵抗要素が設けられており、
   前記第一及び第二スイング抵抗要素の各々は他端におい
   て電圧レベルシフト手段を介して前記スレッシュホール
   ドクランプ回路と前記ＴＴＬ入力回路の両方へ結合され
   ており、前記差動増幅器第一及び第二ゲートトランジス
   タ要素へそれぞれ結合されている相補的第一及び第二Ｅ
   ＣＬ出力回路が設けられており、前記相補的第一及び第
   二ＥＣＬ出力回路は前記ＴＴＬ入力回路において印加さ
   れるＴＴＬ論理入力信号高及び低電位レベルに応答して
   レベルシフトされ且つ変換された相補的ＥＣＬ論理出力
   信号を供給することを特徴とする変換回路。 １１、特許請求の範囲第１０項において、前記第一スイ
   ング抵抗要素が前記第一ゲートトランジスタ要素のコレ
   クタノードへ結合されており、前記第二スイング抵抗要
   素が前記第二ゲートトランジスタ要素のコレクタノード
   へ結合されており、且つ前記それぞれの第一及び第二ス
   イング抵抗要素の抵抗値は、それぞれの第一及び第二ゲ
   ートトランジスタ要素が導通状態にある場合に前記第一
   及び第二スイング抵抗要素を横断しての電圧降下が約１
   Ｖ＿Ｂ＿Ｅ以下であるように選択されていることを特徴
   とする変換回路。 １２、特許請求の範囲第１０項において、前記ＴＴＬ入
   力回路バイアス回路要素及びスレッシュホールドクラン
   プ回路は、前記電流ミラー第一及び第二分岐回路がＴＴ
   Ｌ論理入力信号高電位レベルに応答して導通状態にある
   場合に、前記共通エミッタノード結合における電流シン
   ク抵抗要素を横断しての電圧降下が前記共通エミッタノ
   ード結合における電位レベルを上昇させて前記第二ゲー
   トトランジスタ要素が比較的非導通状態とさせるように
   選択されていることを特徴とする変換回路。 １３、特許請求の範囲第１２項において、前記電流シン
   ク抵抗要素を横断しての電圧降下は、前記第二ゲートト
   ランジスタ要素を介して少なくとも１０倍の電流減少を
   発生させることを特徴とする変換回路。 １４、特許請求の範囲第１０項において、前記スレッシ
   ュホールドクランプ回路は、前記第一及び第二ゲートト
   ランジスタ要素の前記コレクタノードにおける最大高電
   位レベルをクランプするために電圧レベルシフト手段を
   介して前記第一及び第二ゲートトランジスタ要素のそれ
   ぞれのコレクタノードへ動作結合されていることを特徴
   とする変換回路。 １５、特許請求の範囲第１０項において、前記ＴＴＬ入
   力回路が、前記第一ゲートトランジスタ要素が導通状態
   にある場合に、前記第一ゲートトランジスタ要素のコレ
   クタノードへ結合されている第一スイング抵抗要素を横
   断して約１Ｖ＿Ｂ＿Ｅ以下の電圧降下を確立するための
   分圧器バイアス回路要素を有していることを特徴とする
   変換回路。 １６、特許請求の範囲第１０項において、前記スレッシ
   ュホールドクランプ回路は、前記第二ゲートトランジス
   タ要素のベースノードと比較的低いＴＴＬ電位レベルＧ
   ＮＤとの間に動作結合されているダイオードスタックを
   有しており、且つ前記スレッシュホールドクランプ回路
   は、更に、第二ゲートトランジスタ要素のベースノード
   と前記第一及び第二ゲートトランジスタ要素のコレクタ
   ノードにおける最大電圧レベルをスレッシュホールドレ
   ベルを超えた選択したレベルへクランプするための前記
   第一及び第二ゲートトランジスタ要素のそれぞれのコレ
   クタノードとの間に動作結合されているレベルシフト手
   段を有することを特徴とする変換回路。 １７、特許請求の範囲第１６項において、前記ＴＴＬ入
   力回路バイアス回路要素及びスレッシュホールドクラン
   プ回路は、前記第一及び第二ゲートトランジスタ要素が
   それぞれ導通状態である場合に前記第一及び第二ゲート
   トランジスタ要素のコレクタノードへそれぞれ結合され
   ている第一及び第二スイング抵抗要素の各々を横断して
   の電圧降下が約１Ｖ＿Ｂ＿Ｅ以下であるように選択され
   ており、その際にＥＣＬ論理出力信号高及び低電位レベ
   ルの間のスイング電圧が約１Ｖ＿Ｂ＿Ｅ以下であること
   を特徴とする変換回路。 １８、特許請求の範囲第１７項において、前記スレッシ
   ュホールドクランプ回路ダイオードスタックが、前記第
   二ゲートトランジスタ要素のベースノードにおいてクラ
   ンプされるスレッシュホールド電圧レベルが約２Ｖ＿Ｂ
   ＿Ｅであるように選択されていることを特徴とする変換
   回路。 １９、ＴＴＬ論理入力信号に応答して相補的ＥＣＬ論理
   出力信号を供給する差動出力ＴＴＬ−ＥＣＬ／ＣＭＬ変
   換回路において、高及び低電位レベルのＴＴＬ論理信号
   を受取るためのＴＴＬ入力回路が設けられており、共通
   エミッタノード結合を具備する第一及び第二電流ミラー
   分岐回路を有する電流ミラー回路が設けられており、前
   記第一及び第二電流ミラー分岐回路は前記ＴＴＬ入力回
   路へ結合されている共通ベースノード結合を有しており
   、前記第一電流ミラー分岐回路は前記ＴＴＬ入力回路に
   おけるＴＴＬ論理信号高及び低電位レベルに応答してそ
   れぞれ実質的に導通状態及び非導通状態であり、前記第
   二電流ミラー分岐回路は前記第一電流ミラー分岐回路内
   の電流をミラー動作し、前記第一電流ミラー分岐回路の
   コレクタノードへ結合されている第一ＥＣＬ出力回路が
   設けられており、前記共通エミッタノード結合へ結合さ
   れているエミッタノードを持った差動増幅器第一及び第
   二ゲートトランジスタ要素を有すると共に前記共通エミ
   ッタノード結合へ結合されている電流シンク用バイアス
   要素を有する差動増幅器ゲートが設けられており、前記
   第二電流ミラー分岐回路は前記差動増幅器第一ゲートト
   ランジスタ要素を構成しており、差動増幅器第一トラン
   ジスタ要素のベースノードに印加される高及び低電位レ
   ベルの中間であるスレッシュホールド電圧レベルを印加
   するために前記差動増幅器第二ゲートトランジスタ要素
   のベースノードへ結合されているスレッシュホールドク
   ランプ回路が設けられており、前記ＴＴＬ入力回路に印
   加されるＴＴＬ論理入力信号高及び低電位レベルに従っ
   て前記第一及び第二ゲートトランジスタ要素の一方が比
   較的導通状態であり且つ他方が比較的非導通状態であり
   、前記第一ＥＣＬ出力回路と共に相補的ＥＣＬ出力を供
   給するために前記差動増幅器第二ゲートトランジスタ要
   素のコレクタノードへ結合されている第二ＥＣＬ出力回
   路が設けられていることを特徴とする変換回路。