JPH0399517A - 信号レベル変換器 - Google Patents

信号レベル変換器

Info

Publication number
JPH0399517A
JPH0399517A JP2230481A JP23048190A JPH0399517A JP H0399517 A JPH0399517 A JP H0399517A JP 2230481 A JP2230481 A JP 2230481A JP 23048190 A JP23048190 A JP 23048190A JP H0399517 A JPH0399517 A JP H0399517A
Authority
JP
Japan
Prior art keywords
signal level
field effect
effect transistor
converter
cml
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2230481A
Other languages
English (en)
Inventor
Claude Barre
クラウデ、バレ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens Corp
Original Assignee
Siemens Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens Corp filed Critical Siemens Corp
Publication of JPH0399517A publication Critical patent/JPH0399517A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017509—Interface arrangements
    • H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
    • H03K19/017527—Interface arrangements using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
    • H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、人力信号レベルが出力信号レベルにくらべ
て大きい際に、ディジタル入力信号レベルをＣＭＬまた
はＥＣＬ出力信号レベルに変換するための信号レベル変
換器に関するものである。
〔従来の技術〕
このような信号レベル変換器はたとえばＣＭＯＳ入力信
号レベルにより代表される２ｉ１！値をＣＭＯＳ規範に
従って同定し、またＣＭＬまたは巳ＣＬ規範に従ってこ
の２進値を代表するために予定された相応の出力信号レ
ベルを発生するＣＭＯＳ−ＣＭ　Ｌ　／　Ｅ　ＣＬ変換
器である０時には、信号レベル変換器は同定された２進
値を反転し、それによってレベル変換に追加して論理イ
ンバータ機能をする。
ディジタルしおよび１）レベルに対する電圧値が供給電
圧電位の値に相当するＣ　Ｍ　ＯＳ　５ｉｉ１理の信号
レベルにくらべて、電流スイッチ論理（ＣＭＬ）ではデ
ィジタルＨレベルは再供給電圧電位のより正の値にあり
、またディジタルトレベルは約０．５Ｖだけより負の値
にある。エミッタ結合論理（ＥＣＬ）の場合にはディジ
タルＨレベルは約０．９　Ｖであり、ディジタルしレベ
ルは再供給電圧電位のより正の値よりも約１．７■より
９である。
従って、約５■の供給電圧電位差から出発すると、ＣＭ
ＯＳ−ＣＭＬ／ＥＣＬ変換器は５ＶＩ７＋信号レベルス
パンを、そのつどのＳＮ比を考慮して、ＣＭＬに対する
０、５■またはＥＣＬに対する０、８Ｖの１つの信号レ
ベルスパンに変換しなければならない。
公知＋７１ＣＭＯＳ−ＣＭＬ／ＥＣＬ変換器は、そのソ
ース電極で再供給電圧電位のより負の電位に、またその
ドレイン電極で動作抵抗を介してより正の電位に接続さ
れているソース接続の電界効果トランジスタから成って
いる。動作抵抗には導通方向の極性のダイオードが並列
接続されている。
このダイオードにより動作抵抗、従ってまた変換器出力
端における信号レベルスパンはダイオードの順方向電圧
により予め定められた１つの値、シリコンダイオードに
対しては約０．８ｖに制限され得る。
しかし、変換器出力端におけるディジタルムレベルに対
する電圧値を制限し得るこのようなダイオードの順方向
電圧の正確な値はダイオードの製造プロセスにおける種
々の条件に関係する。さらに、ダイオニドの順方向電圧
の値は温度に関係する。
これらの理由から目標値は公知の０ＭＯＳ−ＣＭ　Ｌ／
Ｅ　ＣＬ変換器の実現の際におよそしか達成され得ない
、さらに、公知の０ＭＯＳ−ＣＭＬ／ＥＣＬ変換器を設
けられている集積回路の動作温度範囲が信号レベル変換
器の温度依存性により制約される。
〔発明が解決しようとする課題〕
従って、本発明の課題は、入力信号レベルが出力信号レ
ベルにくらべて大きい際に、ディジタル入力信号レベル
をＣＭＬまたはＥＣＬ出力信号レベルに変換するための
信号レベル変換器であって、変換器出力端における出力
信号レベルスパンを製造許容差ならびに温度および供給
電圧変動に無関係に精密に決定し得る信号レベル変換器
を提供することである。
〔課題を解決するための手段〕
この課題を解決するため、本発明によれば、供給電圧電
位と動作抵抗の第１の端子との間の電流経路に配置され
ている定電流源を形成りるため電流源電界効果トランジ
スタが用いられており、動作抵抗の第１の端子がＣＭＬ
に対する変換器出力端としての役割をし、かつ（または
）エミッタホロワ−として接続されているバイポーラト
ランジスタのベース電極に接続されており、そのエミッ
タ電極がＥＣＬに対する変換器出力端としての役割をし
ており、また動作抵抗がその第２の端子でＣＭＬまたは
ＥＣＬに対するディジタルＨレベルの形成のために設け
られている別の供給電圧電位と接続されており、また変
換器入力端としての役割をするゲート電極を有する少な
くとも１つの制御電界効果トランジスタから成り動作抵
抗と供給電圧電位との間の電流経路に配置されているス
イッチング要素が用いられるものである。
本発明に従って構成された信号レベル変換器では、変換
器出力端における信号レベルスパンは専ら定電流源から
の電流により設定される。主な利点は、定電流源が簡単
な仕方で、製造プロセスのばらつきおよび温度変動の補
償のための回路措置を施されている参照電圧発生器によ
り形成され得る参照電圧により制御され得ることにある
。
しかし、このような参照電圧発生器は本発明の対象では
ない。
本発明に従って構成された信号レベル変換器の別の利点
は、スイッチング要素または定電流源によるスイッチン
グ機能およびレベル設定の厳密な分離によりスイッチン
グ点でより急峻で、従ってまたより望ましい信号レベル
変換器の伝達特性が達成され得ることにある。
本発明の有利な構成は請求項２ないし８にあげられてい
る。
本発明に従って構成された信号レベル変換器の特に有利
な使用および付属の有利な回路装置は請求項９または１
０にあげられている。
〔実施例〕
以下、図面により本発明のい（つかの実施例を一層詳細
に説明する。
第５図には、ソース接続で動作する単一の電界効果トラ
ンジスタから成り、その動作抵抗にダイオードが導通方
向に並列接続されている公知の０ＭＯＳ−ＣＭＬ／ＥＣ
Ｌ変換器の回路図が示されている。
Ｎ−ＭＯＳ形式として構成された電界効果トランジスタ
がそのソース電極Ｓで供給電圧電位ＶＥＥと、またその
ドレイン１！極りで動作抵抗Ｒを介して供給電圧電位Ｖ
ＥＨにくらべてより正の別の供給電圧電位■ＣＣと接続
されている。両供給電圧電位ＶＥＲ１■ＣＣの間の電圧
差は約５．２Ｖであり、従ってＣＭＯＳ回路に対しても
ＣＭ　ＬまたはＥＣＬ回路に対しても使用され得る。し
かしながらＯｖまたは接地電位としてはＣＭＯＳ論理で
はより負の供給電圧電位ＶＥＥが、またＣＭＬまたはＥ
ＣＬ論理ではより正の別の供給電圧電位ＶＣＣが予定さ
れている。
ＣＭＯＳ信号レベルに対する変換器入力端Ｅとして電界
効果トランジスタのゲート電極Ｇが、またＣＭＬ信号レ
ベルに対する変換器出力＠Ａ−ＣＭＬとしてドレイン電
極りが用いられる。ＥＣＬ信号レベルに対する変換器出
力端Ａ−ＥＣＬを形成りるため、ＮＰＮ　）ランジスタ
がそのベース−コレクタ間パスで動作抵抗Ｒに並列接続
されており、ＮＰＮ　トランジスタのエミッタ電極が変
換器出力端Ａ−ＣＭＬとして用いられる。
導通方向の極性のダイオードは動作抵抗にその順方向電
圧の高さの最大電圧降下を許し、それによって変換器出
力＃ａＡ−ＥＣＬには約０．８　Ｖの信号スパンしか生
じ得ない。
第６図には第５図による公知の信号レベル変換器に対す
る伝達特性曲線が示されており、この図からダイオード
の順方向電圧による変換器出力端Ａにおける信号レベル
電圧の制限は明らかである。
第１図には、ＣＭＯ５−ＣＭＬ／ＥＣＬ変換器としての
役割をする本発明に従って構成された電流源電界効果ト
ランジスタＱ（以下では電流ｇＦＥＴ　　Ｑと略称する
）と、直列に接続されている制御電界効果トランジスタ
Ｓ（以下では制ＪａｌｌｌＦＥＴＳと略称する）とを有
する信号レベル変換器の回路図が示されている。電流源
ＦＥＴ　　Ｑおよび制ａｌＦＥＴ　　Ｓはそれらのドレ
イン−ソース間パスおよび動作抵抗Ｒにより直列回路を
形成しており、図示されている実施例では電流源ＦＥＴ
Ｑのドレイン−ソース間パスは供給電圧電位Ｖ巳Ｅ（た
とえば−５，２Ｖ　）に、また制御ＦＥＴ　　Ｓのドレ
イン−ソース間パスは供給電圧電位ＶＥＲにくらべてよ
り正の別の供給電圧電位ＶＣＣ（ＯＶ）に接続されてい
る。
多くの用途で、両電界効果トランジスタがそれらの順序
を交換されており、また電流源ＦＥＴＱがそのドレイン
−ソース間パスで動作抵抗Ｒと制１ＦＥＴ　　Ｓとの間
に配置されていることも考えられよう。しかし、信号レ
ベル変換器のスイッチング速度は、制ｍＦ巳ＴＳが動作
抵抗Ｒに接続されているときに、より高い。ディジタル
トレベルに対する電圧値のより一定の遵守は、電流源Ｆ
ＥＴ　　Ｑのソース電極が制御ＦＥＴ　　Ｓと反対向き
であるときに得られる。
Ｗ流源ＦＥＴ　　Ｑも制御ＦＥＴ　　Ｓもいまの実施例
では対称なＮＭＯＳ’ｌ界効果トランジスタとして構成
されている０両者の一方または双方をＰＭＯＳ電界効果
トランジスタとして構成りることももちろん可能である
。
しカシ、制ｍＦＥＴ　　ＳがＮＭＯＳ１１Ｎ効果トラン
ジスタとして構成されると、制？ｌｌｌＦＥＴ　　Ｓの
デイメンジョニングにより本発明に従って構成された信
号レベル変換器のしきい点は、それがＴＴＬ　−ＣＭＬ
／ＥＣＬ信号レベル変換器しして使用され得るようにず
らされ得る。以下ではしかしさらにＣＭＯＳ−ＣＭＬ／
ＥＣＬ変換器が基礎とされる。
電流−ｆｉＦＥＴ　　Ｑはそのゲート電極に参照電圧Ｖ
Ｂ　ＩＡＳを与えられ、またそれにより定電流源を形成
りる。制御ＦＥＴ　　Ｓのゲート電極はＣＭＯＳ信号レ
ベルに対する変換器入力＠Ｅとしての役割をする。
別の供給電圧電位■ＣＣと反対側の動作抵抗Ｒの端子に
は、ＣＭＬ信号レベルに対する変換器出力端Ａ−ＣＭＬ
を形成りるタップが設けられている。ＥＣＬ信号レベル
を形成りるためには、公知の信号レベル変換器の場合の
ように、ＮＰＮトランジスタがそのコレクターベース間
パスで動作抵抗Ｒに並列接続されていてよい。このＮＰ
Ｎトランジスタのエミッタ電極は、ＥＣＬ信号レベルに
対する変換器出力端Ａ−ＥＣＬとしての役割をずバイポ
ーラトランジスタを用いてのＥＣＬ信号レベルへのＣＭ
Ｌ信号レベルのこのような変換は常に可能であり、従っ
て以下では簡単のために変換器出力端Ａ−ＣＭＬ（以下
では変換器出力端Ａと呼ぶ）についてのみ詳細に説明す
る。
その電圧値がほぼ別の供給電圧電位ＶＣＣ（ＯＶ）の値
に相当する変換器入力端ＥにおけるディジタルＣＭＯＳ
−Ｈレベルでは、制御ＦＥＴ　　Ｓ。
従ってまた電流経路は動作抵抗Ｒを介して閉じられてい
る。動作抵抗Ｒを通る電流、従ってまた変換器出力端Ａ
にディジタルＣＭＬレベルを発生する動作抵抗Ｒの電圧
降下は専ら電流源ＦＥＴにおける参照電圧ＶＢ　ＪＡＳ
により決定される。
変換器入力端ＥにおけるディジタルＣＭＯＳ−Ｌレベル
がほぼ供給電圧電位ＶＥＲ（−５，２Ｖ）の値に相当す
る電圧値を有する際には、制御］ＩＦ已ＴＳは開いてい
る。すなわち、それは非常に大きい抵抗を形成りる。動
作抵抗Ｒを通って、とるに足るほどの電流が流れない、
従つ、て変換器出力ｍＡはディジタルＣＭＬ−Ｈレベル
に相当する別の供給電圧電位ＶＣＣ（ＯＶ）の電圧値に
ある。
第２図には、ＣＭＯＳ−ＣＭＬ／ＥＣＬ変換器としての
役割をする、本発明に従って構成された、３つの制？ｌ
ｌＦＥＴ　　Ｓ１、Ｓ２、Ｓ３から成るスイッチング要
素を有する信号レベル変換器の回路図が示されている。
この信号レベル変換器が第１図による信号レベル変換器
と相違する点は単に、第１図中の制御ＦＥＴ　　Ｓが論
理回路を形成りるための３つの制１ＦＥＴ　　３１、Ｓ
２、Ｓ３により置換されていることである。
第１および第２の制ＪＦＥＴ　　Ｓ１、Ｓ２はそれらの
ドレイン−ソース間パスにより直列回路を形成しており
、この直列回路に第３の制御Ｆ巳ＴＳ３がそのドレイン
ジーソース間パスで並列接続されている。ｉｉ流源ＦＥ
Ｔ　　Ｑまたは動作抵抗Ｒはこの直列回路を供給電圧電
位ＶＥＲまたは別の供給電圧電位ｖＣＣと接続する。
３つの制＠ＦＥＴ　　Ｓ１、Ｓ２、Ｓ３はそれらのゲー
ト電極によりそれぞれ変換器入力端Ｅ１、Ｅ２、Ｅ３を
形成している。第１および第２の制御Ｆ已Ｔ　　Ｓ１、
Ｓ２の直列回路はアンド論理回路を形成している。なぜ
ならば、第１および第２の制御ＦＥＴ　　Ｓ１、Ｓ２を
通る電流経路が、変換器入力端Ｅ１およびＥ２がディジ
タルＣＭＯＳ−Ｈレベル（ＶＣＣ）を与えられるときに
のみ成立するからである。第３の制御ＦＥＴ　　Ｓ３を
介して第１および第２の制御ＦＥＴ　　Ｓ１、Ｓ２から
成る直列回路が橋絡され得る。このことはオア論理演算
と等価である。従って変換器出力端Ａには、変換器入力
＠Ｅ１およびＥ２もしくは変換器入力＠Ｅ３がディジタ
ルＣＭＯＳ−１（レベルにあるときにのみ、ディジタル
ＣＭＬ　−Ｌレベルが期待される。
第３図には、ＣＭＯＳ−ＣＭＬ／ＥＣＬ変換器としての
役割をする、本発明に従って構成された、別の変換器出
力を発生するためのそれぞれ１つの電流ミラー回路を有
する信号レベル変換器の２つの回路図が示されている。
本発明に従って構成された信号レベル変換器に対する両
回路の相違点は単に、第３図ａの回路図中に示されてい
る実施例の電流ミラー回路は付属のエミッタ抵抗を有す
る２つのバイポーラトランジスタから形成されており、
また第３図すの回路図中に示されている実施例では２つ
のＮ−ＭＯＳ電界効果トランジスタから形成されている
ことである。
本発明に従って構成された第３図ａの回路図による信号
レベル変換器では電流源ＦＥＴ　　Ｑおよび制ｍＦＥＴ
　　Ｓのドレイン−ソース間パスの直列回路が一端で（
ａの回路図中でＮＭＯＳ−ＦＥＴとして構成された電流
源ＦＥＴ　　Ｑではドレイン電極りに相当する）動作抵
抗Ｒ１を介して別の供給電圧電位ＶＣＣと接続されてお
り、また反対側の端で電流ミラー回路に付属の第１のＮ
ＰＮ　）ランジスタＴ１のコレクターエミッタ間パスお
よびそのエミッタ抵抗ＲＥＩを介して供給電圧電位ＶＥ
Ｒと接続されている。第１のＮＰＮトランジスタＴ１と
ベース結合されている電流ミラー回路に付属の第２のＮ
ＰＮ）ランジスタＴ２は、そのコレクタ電極で別の動作
抵抗Ｒ２を介して別の供給電圧電位■ＣＣと、またその
エミッタ電極で付属のエミッタ抵抗ＲＥ２を介して供給
電圧電位■ＥＥに接続されている。第１のＮＰＮ　トラ
ンジスタＴＩではコレクタ電極およびベース電極が互い
に接続されている。別の供給電圧電位■ＣＣと反対側の
動作抵抗Ｒ１の端子は変換器出力端Ａｔを形成し、また
別の供給電圧電位■ＣＣと反対側の別の動作抵抗Ｒ２の
端子は別の変換器出力端Ａ２を形成している。
本発明に従って構成された第３図ａの回路図による信号
レベル変換器では、バイポーラトランジスタ（ＮＰＮ）
ランジスタＴ１、Ｔ２）がそれらのエミッタ抵抗ＲＥＩ
、ＲＥ２を含めて２つのＮＭＯＳ電界効果トランジスタ
Ｆ１、Ｆ２により置換されている。こうして電流源ＦＥ
Ｔ　　Ｑおよび制御ＦＥＴ　　Ｓのドレイン−ソース間
パスの直列回路はそれらの動作抵抗Ｒ１と反対側の端で
第１の電界効果トランジスタＦｌのドレイン−ソース間
パスを介して供給電圧電位ＶＥＲに接続されている。第
１の電界効果トランジスタＦｌとゲート結合されている
第２の電界効果トランジスタＦ２はそのドレイン電極り
で別の動作抵抗Ｒ２を介して別の供給電圧電位ｖＣＣに
、またそのソース電極で供給電圧電位ＶＥＨに接続され
ている。さらに第１の電界効果トランジスタＦ１ではゲ
ート電極がドレイン１を極りと接続されている。変換器
出力ｍＡ！および別の変換器出力端Ａ２は別の供給電圧
電位ｖＣＣと反対側の動作抵抗Ｒ１または別の動作抵抗
Ｒ２の端子により形成される。
電流ミラー回路は、バイポーラトランジスタにより構成
されているにせよ、電界効果トランジスタにより構成さ
れているにせよ、′Ｕｌ流源流源ＦＥＴ上び制ｍＦＥＴ
　　Ｓから成る直列回路を通って流れる電流、従ってま
た電流ミラー回路の入力電流枝路を通って流れる電流を
その出力電流枝路に伝達する。入力端演技路は第１のＮ
ＰＮ　トランジスタＴ１または電界効果トランジスタＦ
１により、また出力１ｉ浦技路は第２のＮＰＮ）ランジ
スタＴ２または電界効果トランジスタＦ２により形成さ
れる。それによって、動作抵抗Ｒ１を通って流しる電流
は別の動作抵抗Ｒ２を通って流れる電流と等しい強さを
有し、それによって、両動作抵抗Ｒ１、Ｒ２が等しい抵
抗を有するという仮定のもとに、両度換器出力端ＡＩ、
Ａ２における電圧値は常に等しい。
それによって両度換器出力＠Ａ１、Ａ２は互いに負荷に
無関係な出力信号レベルを与える。さらに変換器出力ｉ
Ａ１、Ａ２上の百出力信号は互いに擾乱に無関係であり
、それによって後続の回路入力端が擾乱の際に互いに影
響し得ない。
必要な場合には電流ミラー回路がもちろん複数の出力電
流枝路を設けられ得る。
第４図には、その他の点では通常の仕方でバイポーラト
ランジスタから形成された定電流源が本発明による制′
ａＦＥＴ　　Ｓおよび電流源ＦＥＴＱの直列回路により
置換されているＣＭＬまたはＥＣＬスイッチング段に対
する回路図が示されている。
ＣＭＬまたはＥＣＬスイッチング段は主として、２つの
エミッタ結合されたＮＰＮ　トランジスタＤＴ１、ＤＴ
２を有する電流スイッチとして構成された差動増幅器か
ら成っている。第１のＮＰＮトランジスタＤＴＩはその
ベース電極によりＣＭＬ信号レベルに対するスイッチン
グ段入力＠Ｅ−ＣＭＬを形成りる。そのコレクタ電極に
よりこのＮＰＮトランジスタＤＴＩは別の供給電圧電位
ｖｃＣに接続されている。第２のＮＰＮ　トランジスタ
ＤＴ２はそのコレクタ電極により動作抵抗Ｒを介して別
の供給電圧電位■ＣＣと接続されている。
このＮＰＮトランジスタＤＴ２のコレクタ電極はＣＭＬ
信号レベルに対する変換器出力端Ａとしての役割もする
。第２のＮＰＮ　）ランジスタＤＴ２のベースｉｔｉは
、はぼディジタルＬおよびＨ−ＣＭＬレベルに対する電
圧値の間の中央に位置する値を有するスイッチングしき
い参照電圧ＶＲＥＦを与えられている。
画ＮＰＮ　トランジスタＤＴＩ、ＤＴ２の互いに接続さ
れている両エミッタ電極は、制ｍＦＥＴ５および［流ｆ
ｉＦＥＴ　　Ｑのドレイン−ソース間パスの直列回路を
介して供給電圧電位ＶＥＲと接続されている。制？１Ｉ
ＩＦＥＴ　　Ｓはそのゲート電極によりＣＭＯＳ信号レ
ベルに対する変換器入力端Ｅを形成し、またＮＭＯＳ電
界効果トランジスタとして構成されている電流源ＦＥＴ
　　Ｑのゲート電極に差動増幅器に対する定電流を設定
するための参照電圧ＶＢＩＡＳが与えられている。
第４図によるこの実施例でも、第３図による実施例中と
同じ（、″ｒ！ｌ流源ＦＥＴ　　Ｑおよび制ＪＦＥＴ　
　Ｓはそれらの順序を互いに交換されていてよい。
制御１ＦＥＴ、を、論理回路を形成りるための複数の直
列または並列の制？３１１１ＦＥＴにより置換すること
も考えられる。それを別としても本発明に従って構成さ
れた第４図による信号レベル変換器は既に１つの論理機
能を含んでいる。すなわち変換器出力端Ａには、制ｆｆ
１ＦＥＴ　　Ｓにおける変換器入力端ＥがディジタルＣ
ＭＬ−Ｈレベルを、またＣＭＬ変換器入力端Ｅ　−ＣＭ
ＬがディジタルＣＭＬ　−Ｌレベル、すなわち約−〇、
５■を有するときにのみ、ディジタルＣＭＬ　−Ｌレベ
ルが生ずる。
他方において、本発明に従って構成された信号レベル変
換器をＣＭＬ／ＥＣＬスイッチング段のなかに使用する
ことにより、これは不要の際にはスイッチオフ可能であ
り、それによって電流または損失電力が節減され得る。
【図面の簡単な説明】
第１図は本発明に従って構成された１つの信号レベル変
換器の回路図、第２図は多くの変換器入力の論理演算機
能を有する本発明に従って構成された信号レベル変換器
の回路図、第３図ａ、ｂは別の変換器出力を得るために
電流ミラー回路を有する本発明に従って構成された信号
レベル変換器の回路図、第４図は本発明に従って構成さ
れた信号レベル変換器がスイッチオフ可能な定電流源と
しての役割をするＣＭＬ／ＥＣＬスイッチング段の回路
図、第５図は公知の信号レベル変換器の回路図、第６図
は公知の信号レベル変換器の伝達特性曲線、である。 Ａ−ＣＭＬ・・・ＣＭＬに対する変換器出力端Ａ−ＥＣ
Ｌ・・・ＥＣＬに対する変換器出力端ＤＴＩ、ＤＴ２・
・・バイポーラトランジスタＥ・・・変換器入力端 Ｑ・・・電流源−電界効果トランジスタＲ・・・動作抵
抗 Ｓ・・・制御−電界効果トランジスタ ＶＥＲ・・・供給電圧電位 ■ＳＳ・・・別の供給電圧電位 ＩＧ５ ＩＧ１

Claims (1)

  1. 【特許請求の範囲】 １）入力信号レベルが出力信号レベルにくらべて大きい
    際に、ディジタル入力信号レベルをＣＭＬまたはＥＣＬ
    出力信号レベルに変換するための信号レベル変換器にお
    いて、供給電圧電位（ＶＥＥ）と動作抵抗（Ｒ）の第１
    の端子との間の電流経路に配置されている定電流源を形
    成するため電流源電界効果トランジスタ（Ｑ）が用いら
    れており、動作抵抗（Ｒ）の第１の端子がＣＭＬに対す
    る変換器出力端（Ａ−ＣＭＬ）としての役割をし、かつ
    （または）エミッタホロワーとして接続されているバイ
    ポーラトランジスタのベース電極に接続されており、そ
    のエミッタ電極がＥＣＬに対する変換器出力端（Ａ−Ｅ
    ＣＬ）としての役割をしており、また動作抵抗（Ｒ）が
    その第２の端子でＣＭＬまたはＥＣＬに対するディジタ
    ルＨレベルの形成のために設けられている別の供給電圧
    電位（ＶＣＣ）と接続されており、また変換器入力端（
    Ｅ）としての役割をするゲート電極を有する少なくとも
    １つの制御電界効果トランジスタ（Ｓ）から成り動作抵
    抗（Ｒ）と供給電圧電位（ＶＥＥ）との間の電流経路に
    配置されているスイッチング要素が用いられていること
    を特徴とする信号レベル変換器。 ２）電流源電界効果トランジスタ（Ｑ）および制御電界
    効果トランジスタ（Ｓ）がそれらのドレイン−ソース間
    パスの直列回路により互いに接続されており、電流源電
    界効果トランジスタ（Ｑ）がそのゲート電極に定電流値
    を設定するための参照電圧（ＶＢＩＡＳ）を与えられて
    いることを特徴とする請求項１記載の信号レベル変換器
    。 ３）迅速なスイッチング挙動の達成のためにスイッチン
    グ要素が動作抵抗（Ｒ）と定電流源との間に配置されて
    いることを特徴とする請求項１または２記載の信号レベ
    ル変換器。 ４）変換器出力端（Ａ）におけるディジタルＬレベルに
    対する正確な電圧値の達成のために電流源電界効果トラ
    ンジスタ（Ｑ）がそのソース電極でスイッチング要素か
    ら反対側に接続されていることを特徴とする請求項１な
    いし３の１つに記載の信号レベル変換器。 ５）制御電界効果トランジスタ（Ｓ）がＮ−ＭＯＳ電界
    効果トランジスタとして構成され、また信号レベル変換
    器がＴＴＬ−ＣＭＬ／ＥＣＬ信号変換器として使用可能
    であるようにディメンジョニングされていることを特徴
    とする請求項１ないし４の１つに記載の信号レベル変換
    器。 ６）論理演算回路を形成するため、スイッチング要素が
    複数個の制御電界効果トランジスタ（Ｓ１、Ｓ２、Ｓ３
    ）を有し、それらのドレイン−ソース間パスが互いに直
    列および（または）並列に接続されており、それらのゲ
    ート電極が論理演算可能な変換器入力端（Ｅ１、Ｅ２、
    Ｅ３）を形成することを特徴とする請求項１ないし５の
    １つに記載の信号レベル変換器。 ７）電流経路が電流ミラー回路の入力電流枝路を介して
    供給電圧電位（ＶＥＥ）に接続されており、電流ミラー
    回路が供給電圧電位（ＶＥＥ）から別の動作抵抗（Ｒ２
    ）を経て別の供給電圧電位（ＶＣＣ）への別の電流経路
    を形成する少なくとも１つの出力電流枝路を有し、別の
    動作抵抗（Ｒ２）が別の供給電圧電位（ＶＣＣ）と反対
    側のその端子に別の変換器出力（Ａ２）を与えることを
    特徴とする請求項１ないし６の１つに記載の信号レベル
    変換器。 ８）電流ミラー回路がＮ−ＭＯＳ電界効果トランジスタ
    から形成されていることを特徴とする請求項７記載の信
    号レベル変換器。 ９）ＣＭＬ／ＥＣＬスイッチング段のなかのスイッチオ
    フ可能な定電流源として使用されることを特徴とする請
    求項１ないし６の１つに記載の信号レベル変換器。 １０）エミッタ結合された２つのバイポーラトランジス
    タ（ＤＴ１、ＤＴ２）を有する電流スイッチとして構成
    された差増幅器において、バイポーラトランジスタのエ
    ミッタ電極がＮ−ＭＯＳ電界効果トランジスタとして構
    成された電流源電界効果トランジスタ（Ｑ）と制御電界
    効果トランジスタ（Ｓ）との直列回路を介して供給電圧
    電位（ＶＥＥ）と接続されていることを特徴とする請求
    項９記載の信号レベル変換器。
JP2230481A 1989-09-04 1990-08-31 信号レベル変換器 Pending JPH0399517A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE3929351A DE3929351C1 (ja) 1989-09-04 1989-09-04
DE3929351.3 1989-09-04

Publications (1)

Publication Number Publication Date
JPH0399517A true JPH0399517A (ja) 1991-04-24

Family

ID=6388611

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2230481A Pending JPH0399517A (ja) 1989-09-04 1990-08-31 信号レベル変換器

Country Status (5)

Country Link
US (1) US5122689A (ja)
EP (1) EP0416323A3 (ja)
JP (1) JPH0399517A (ja)
DE (1) DE3929351C1 (ja)
IE (1) IE903199A1 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW353535U (en) * 1990-11-19 1999-02-21 Hitachi Ltd Memory circuit improved in electrical characteristics
DE4112310A1 (de) * 1991-04-15 1992-10-22 Siemens Ag Signalpegelwandler
JPH06188718A (ja) * 1992-12-15 1994-07-08 Mitsubishi Electric Corp 半導体集積回路装置
US5343094A (en) * 1993-01-13 1994-08-30 National Semiconductor Corporation Low noise logic amplifier with nondifferential to differential conversion
JPH098637A (ja) * 1995-06-21 1997-01-10 Fujitsu Ltd 半導体装置
US5978379A (en) 1997-01-23 1999-11-02 Gadzoox Networks, Inc. Fiber channel learning bridge, learning half bridge, and protocol
US7430171B2 (en) 1998-11-19 2008-09-30 Broadcom Corporation Fibre channel arbitrated loop bufferless switch circuitry to increase bandwidth without significant increase in cost
DE60034131T2 (de) * 2000-12-04 2008-01-24 Infineon Technologies Ag Treiber für einen externen Feldeffekttransistor mit hoher Genauigkeit und Gate-Spannungsschutz
US7212534B2 (en) 2001-07-23 2007-05-01 Broadcom Corporation Flow based congestion control
US7295555B2 (en) * 2002-03-08 2007-11-13 Broadcom Corporation System and method for identifying upper layer protocol message boundaries
US7346701B2 (en) * 2002-08-30 2008-03-18 Broadcom Corporation System and method for TCP offload
US7934021B2 (en) * 2002-08-29 2011-04-26 Broadcom Corporation System and method for network interfacing
EP1554842A4 (en) * 2002-08-30 2010-01-27 Corporation Broadcom SYSTEM AND METHOD FOR TREATING FRAMES OUTSIDE THE ORDER
US8180928B2 (en) * 2002-08-30 2012-05-15 Broadcom Corporation Method and system for supporting read operations with CRC for iSCSI and iSCSI chimney
US7313623B2 (en) * 2002-08-30 2007-12-25 Broadcom Corporation System and method for TCP/IP offload independent of bandwidth delay product
US8995600B1 (en) * 2012-03-30 2015-03-31 Inphi Corporation CMOS interpolator for a serializer/deserializer communication application
US8824616B1 (en) * 2012-03-30 2014-09-02 Inphi Corporation CMOS interpolator for a serializer/deserializer communication application
US8885691B1 (en) 2013-02-22 2014-11-11 Inphi Corporation Voltage regulator for a serializer/deserializer communication application

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2443219B2 (de) * 1974-09-10 1976-09-23 Logikschaltung in komplementaer- kanal-mis-technik
DE3215518C1 (de) * 1982-04-26 1983-08-11 Siemens AG, 1000 Berlin und 8000 München Verknuepfungsglied mit einem Emitterfolger als Eingangsschaltung
JPS60141019A (ja) * 1983-12-28 1985-07-26 Nec Corp 論理回路
US4615951A (en) * 1984-12-18 1986-10-07 North American Philips Corporation Metallized rare earth garnet and metal seals to same
JPS62242419A (ja) * 1986-04-15 1987-10-23 Matsushita Electric Ind Co Ltd 化合物半導体集積回路
JP2585599B2 (ja) * 1987-06-05 1997-02-26 株式会社日立製作所 出力インタ−フエ−ス回路
JPH01195719A (ja) * 1988-01-30 1989-08-07 Nec Corp 半導体集積回路
JPH01261023A (ja) * 1988-04-12 1989-10-18 Hitachi Ltd 半導体集積回路装置
JP2580250B2 (ja) * 1988-05-11 1997-02-12 日本電信電話株式会社 バイポーラｃｍｏｓレベル変換回路

Also Published As

Publication number Publication date
DE3929351C1 (ja) 1990-10-11
IE903199A1 (en) 1991-03-13
US5122689A (en) 1992-06-16
EP0416323A3 (en) 1991-04-24
EP0416323A2 (de) 1991-03-13

Similar Documents

Publication Publication Date Title
JPH0399517A (ja) 信号レベル変換器
JP2559032B2 (ja) 差動増幅回路
JPH02168722A (ja) Ｔｔｌからｅｃｌへの入力変換器／ドライバ回路
US5059829A (en) Logic level shifting circuit with minimal delay
US4112314A (en) Logical current switch
EP0590247B1 (en) BICMOS level converter circuit
JPH07131331A (ja) レベル変換器
US5068550A (en) ECL-TTL signal level converter
JPS61127226A (ja) エミツタ結合ロジツク回路
JP2008544714A (ja) 低電圧ｖｃｃを供給される差動トランジスタ対電流スイッチ
US5254887A (en) ECL to BiCMIS level converter
JPH04212518A (ja) 信号レベル変換器
JPH0644705B2 (ja) 半導体回路
US5028820A (en) Series terminated ECL buffer circuit and method with an optimized temperature compensated output voltage swing
US3504192A (en) Emitter-coupled logic circuit
JPS60220624A (ja) 入力回路
US6380794B1 (en) Hybrid circuit having current source controlled by a comparator
US10644699B2 (en) Lower voltage switching of current mode logic circuits
JPS6175618A (ja) 相補形ＢｉＭＩＳ３ステ−トゲ−ト回路
JPH08139531A (ja) 差動アンプ
JP2734426B2 (ja) レベル変換回路
JP2953005B2 (ja) Ｂｉ―ＣＭＯＳ回路
US4007384A (en) Noninverting current-mode logic gate
US6400184B1 (en) Transistor output circuit
EP0520830A2 (en) Apparatus and method for ECL-like signal to CMOS signal conversion