JPH0392918A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0392918A JPH0392918A JP1231273A JP23127389A JPH0392918A JP H0392918 A JPH0392918 A JP H0392918A JP 1231273 A JP1231273 A JP 1231273A JP 23127389 A JP23127389 A JP 23127389A JP H0392918 A JPH0392918 A JP H0392918A
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- JP
- Japan
- Prior art keywords
- vcc
- signal line
- input signal
- power supply
- inverter
- Prior art date
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- Granted
Links
- 239000004065 semiconductor Substances 0.000 title description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- OWWYREKLGMILGW-UHFFFAOYSA-N δline Chemical compound COC1C2C3C4(C5C6OC(C)=O)C(OC)CCC5(C)CN(CC)C4C46OCOC42CC(OC)C1C3 OWWYREKLGMILGW-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Logic Circuits (AREA)
- Power Sources (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は２つの異なる電源系にまたがる信号のインタ
ーフェイスに関する。
ーフェイスに関する。
この発明は２つの異なる電源系を有するＭＯＳ集積回路
装置において、一方の電源系（以下ＶｃＣｌ系とする）
の出力信号を受ける他方の電源系（以下ＶＣＣ２系とす
る）の入力信号線にプルダウントランジスタを付加する
ことにより、前記ｖｃｃｌ系の電源が○ＦＦＬた時に前
記ＶＣＣ２系の入力信号線をローレベルに保持して安定
し、前記Ｖｃｃ２系の消費電流を小さくするようにした
ものである， 〔従来の技術〕 従来、第２図に示すようにＶｃｃｌ系７の出力信号をＶ
ＣＣ２系８で入力する時はインバータ４で受けていただ
けであった． 〔発明が解決しようとする課題〕 しかし、従来の技術ではＶｃｃｌ系７の電源がＯＦＦＬ
た時にＶｃｃ２系８の入力信号線がフローティングとな
る可能性があり、従ってインバータ４の出力信号が定ま
らず、さらにＶｃｃ２系８の消費電流も増大するという
欠点があった。この発明は、従来のこのような欠点を解
決するために、Ｖｃｃｌ系７の電源がＯ Ｆ Ｆ Ｌ７
もＶｃｃ２系８の入力信号線がフローティングにならな
いように安定させ、さらに、この時のＶＣＣＺ系８の消
費電流を小さくすることを目的としている。
装置において、一方の電源系（以下ＶｃＣｌ系とする）
の出力信号を受ける他方の電源系（以下ＶＣＣ２系とす
る）の入力信号線にプルダウントランジスタを付加する
ことにより、前記ｖｃｃｌ系の電源が○ＦＦＬた時に前
記ＶＣＣ２系の入力信号線をローレベルに保持して安定
し、前記Ｖｃｃ２系の消費電流を小さくするようにした
ものである， 〔従来の技術〕 従来、第２図に示すようにＶｃｃｌ系７の出力信号をＶ
ＣＣ２系８で入力する時はインバータ４で受けていただ
けであった． 〔発明が解決しようとする課題〕 しかし、従来の技術ではＶｃｃｌ系７の電源がＯＦＦＬ
た時にＶｃｃ２系８の入力信号線がフローティングとな
る可能性があり、従ってインバータ４の出力信号が定ま
らず、さらにＶｃｃ２系８の消費電流も増大するという
欠点があった。この発明は、従来のこのような欠点を解
決するために、Ｖｃｃｌ系７の電源がＯ Ｆ Ｆ Ｌ７
もＶｃｃ２系８の入力信号線がフローティングにならな
いように安定させ、さらに、この時のＶＣＣＺ系８の消
費電流を小さくすることを目的としている。
上記課題を解決するために、この発明はＶｃｃ２系８の
入力信号線にプルダウントランジスタを付加するように
した． 〔作用〕 上記のようにＶｃｃ２系８の入力信号線にプルダウント
ランジスタを付加することによって、Ｖｃｃｌ系７の電
源がＯＦＦＬた時、前記ｖＣｃ２系８の入力信号線はロ
ーレベルに安定に保たれ、Ｖｃｃ２系８の消費電流はリ
ークｔ流のみとなって非常に小さくすることができる． 〔実施例〕 本発明の実施例を図面に基づいて説明する。第１図にお
いて、ＶＣＣＺ系８の入力信号線１を２つのＮチャンネ
ルトランジスタ（以下Ｎｃｈｌ−ランジスタと略す）２
及び３のドレインに接続するとともにＶＣＣ２系８のイ
ンバータ４に入力し、前記２つのＮｃｈ｝ランジスタ２
及び３のソースをＶｓｓに接続し、Ｎｃｈ｝ランジスタ
２のゲートをＶＣＣＺ系８の電源に接続し、Ｎｃｈ｝ラ
ンジスタ３のゲートを前記ＶｃｃＺ系８のインバータ４
の出力信号″＆ｉ ５に接続した。Ｖｃｃｌ系１のイン
バータ６の出力インピーダンスはプルダウンのＮｃｈト
ランジスタ２及び３のインピーダンスに比べ十分低く設
計するため、通常は、前記インバータ６の出力信号はそ
のまま前記インバータ４に入力してＶＣＣＺ系８に伝達
される。また、前記Ｎｃｈ｝ランジスタ２のインピーダ
ンスを比較的高く設計することにより、ＶｃｃＺ系８の
入力信号線１がハイレベルの時の前記Ｎｃｈトランジス
タ２に流れる電流を小さくすることができる。
入力信号線にプルダウントランジスタを付加するように
した． 〔作用〕 上記のようにＶｃｃ２系８の入力信号線にプルダウント
ランジスタを付加することによって、Ｖｃｃｌ系７の電
源がＯＦＦＬた時、前記ｖＣｃ２系８の入力信号線はロ
ーレベルに安定に保たれ、Ｖｃｃ２系８の消費電流はリ
ークｔ流のみとなって非常に小さくすることができる． 〔実施例〕 本発明の実施例を図面に基づいて説明する。第１図にお
いて、ＶＣＣＺ系８の入力信号線１を２つのＮチャンネ
ルトランジスタ（以下Ｎｃｈｌ−ランジスタと略す）２
及び３のドレインに接続するとともにＶＣＣ２系８のイ
ンバータ４に入力し、前記２つのＮｃｈ｝ランジスタ２
及び３のソースをＶｓｓに接続し、Ｎｃｈ｝ランジスタ
２のゲートをＶＣＣＺ系８の電源に接続し、Ｎｃｈ｝ラ
ンジスタ３のゲートを前記ＶｃｃＺ系８のインバータ４
の出力信号″＆ｉ ５に接続した。Ｖｃｃｌ系１のイン
バータ６の出力インピーダンスはプルダウンのＮｃｈト
ランジスタ２及び３のインピーダンスに比べ十分低く設
計するため、通常は、前記インバータ６の出力信号はそ
のまま前記インバータ４に入力してＶＣＣＺ系８に伝達
される。また、前記Ｎｃｈ｝ランジスタ２のインピーダ
ンスを比較的高く設計することにより、ＶｃｃＺ系８の
入力信号線１がハイレベルの時の前記Ｎｃｈトランジス
タ２に流れる電流を小さくすることができる。
Ｖｃｃｌ系７の電源がＯＦＦＬた時は、前記ＶＣＣＺ系
８の入力信号線１は前記Ｎｃｈ｝ランジスタ２によりフ
ローティングとならずにローレベルとなり、ざらにＶｃ
ｃ２系８のインバータ４の出力信号線５がハイレベルと
なることにより、前記Ｎｃｈ｝ランジスタ３もＯＮする
．この時、前記Ｎｃｈ｝ランジスタ３のインピーダンス
を比較的低く設計することにより前記ＶｃｃＺ系８の入
力信号線１は比較的低インピーダンスでローレベルを保
つことができ、ノイズに対して強くなる．また、この時
ＶＣＣ２系８の消費電流としてはリーク電流のみとなる
。
８の入力信号線１は前記Ｎｃｈ｝ランジスタ２によりフ
ローティングとならずにローレベルとなり、ざらにＶｃ
ｃ２系８のインバータ４の出力信号線５がハイレベルと
なることにより、前記Ｎｃｈ｝ランジスタ３もＯＮする
．この時、前記Ｎｃｈ｝ランジスタ３のインピーダンス
を比較的低く設計することにより前記ＶｃｃＺ系８の入
力信号線１は比較的低インピーダンスでローレベルを保
つことができ、ノイズに対して強くなる．また、この時
ＶＣＣ２系８の消費電流としてはリーク電流のみとなる
。
（発明の効果〕
以上説明したように、この発明はプルダウンのＮｃｈ｝
ランジスタ２及び３を■ｃｃ２系８の入力信号線１に付
加したことによって、ＶｃｃＩ系７の電源がＯＦＦＬた
時に前記Ｖｃｃ２系８の入力信号線Ｉが安定したローレ
ベルに保たれ、さらにこの時の■ｃｃ２系８の消費電流
も非常に小さくなる効果がある．特に、メモリ内蔵のＩ
Ｃにおいて、メモリの電源系を前記ＩＣの電源系と分離
してＩＣの電池交換時等によってメモリの電源系をバン
クアップするシステムのメモリの入力インターフェイス
に用いることによって、メモリの電源系をバックアップ
している時のメモリへの入力信号を安定させて、ＲＡＭ
等の内容が書き換わらないようにするとともに、メモリ
のｔ源系の消費電流を非常に小さく押さえる効果がある
。
ランジスタ２及び３を■ｃｃ２系８の入力信号線１に付
加したことによって、ＶｃｃＩ系７の電源がＯＦＦＬた
時に前記Ｖｃｃ２系８の入力信号線Ｉが安定したローレ
ベルに保たれ、さらにこの時の■ｃｃ２系８の消費電流
も非常に小さくなる効果がある．特に、メモリ内蔵のＩ
Ｃにおいて、メモリの電源系を前記ＩＣの電源系と分離
してＩＣの電池交換時等によってメモリの電源系をバン
クアップするシステムのメモリの入力インターフェイス
に用いることによって、メモリの電源系をバックアップ
している時のメモリへの入力信号を安定させて、ＲＡＭ
等の内容が書き換わらないようにするとともに、メモリ
のｔ源系の消費電流を非常に小さく押さえる効果がある
。
第１図は本発明の半導体集積回路装置の回路図、第２図
は従来の半導体集積回路装置の回路図である。 １・・・Ｖｃｃ２系の大カイδ号線 ２・・・Ｎチャンネルトランジスタ ３・・・Ｎチャンネルトランジスタ ４・・・インバータ ５・・・出力信号線 ６・・・インバータ ７・・・Ｖｃｃｌ系 ８・・・Ｖｃｃ２系 以上
は従来の半導体集積回路装置の回路図である。 １・・・Ｖｃｃ２系の大カイδ号線 ２・・・Ｎチャンネルトランジスタ ３・・・Ｎチャンネルトランジスタ ４・・・インバータ ５・・・出力信号線 ６・・・インバータ ７・・・Ｖｃｃｌ系 ８・・・Ｖｃｃ２系 以上
Claims (1)
- ２つの異なる電源系を有するＭＯＳ集積回路装置におい
て、一方の電源系の出力信号を２つのＮチャンネルトラ
ンジスタのドレインに接続するとともに他方の電源系の
インバータに入力し、前記２つのＮチャンネルトランジ
スタのソースをＶ＿Ｓ＿Ｓに接続し、一方のＮチャンネ
ルトランジスタのゲートを前記他方の電源系の電源に接
続し、他方のＮチャンネルトランジスタのゲートを前記
インバータの出力信号線に接続したことを特徴とする半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1231273A JPH0812578B2 (ja) | 1989-09-06 | 1989-09-06 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1231273A JPH0812578B2 (ja) | 1989-09-06 | 1989-09-06 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0392918A true JPH0392918A (ja) | 1991-04-18 |
| JPH0812578B2 JPH0812578B2 (ja) | 1996-02-07 |
Family
ID=16921019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1231273A Expired - Lifetime JPH0812578B2 (ja) | 1989-09-06 | 1989-09-06 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812578B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011108235A (ja) * | 2009-11-12 | 2011-06-02 | Fujitsu Technology Solutions Intellectual Property Gmbh | 周辺機器、スイッチング・デバイスのための省電力回路及び動作方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5361241A (en) * | 1976-11-10 | 1978-06-01 | Rca Corp | Level shifting circuit |
-
1989
- 1989-09-06 JP JP1231273A patent/JPH0812578B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5361241A (en) * | 1976-11-10 | 1978-06-01 | Rca Corp | Level shifting circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011108235A (ja) * | 2009-11-12 | 2011-06-02 | Fujitsu Technology Solutions Intellectual Property Gmbh | 周辺機器、スイッチング・デバイスのための省電力回路及び動作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0812578B2 (ja) | 1996-02-07 |
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| JP3239023B2 (ja) | 半導体集積回路 |
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