JPH0812578B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0812578B2 JPH0812578B2 JP1231273A JP23127389A JPH0812578B2 JP H0812578 B2 JPH0812578 B2 JP H0812578B2 JP 1231273 A JP1231273 A JP 1231273A JP 23127389 A JP23127389 A JP 23127389A JP H0812578 B2 JPH0812578 B2 JP H0812578B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- resistive element
- vcc2
- power supply
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Logic Circuits (AREA)
- Power Sources (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は２つの異なる電源系にまたがる信号のイン
ターフェイスに関する。
ターフェイスに関する。
この発明は２つの異なる電源系を有するMOS集積回路
装置において、一方の電源系（以下Vcc1系とする）の出
力信号を受ける他方の電源系（以下Vcc2系とする）の入
力信号線にプルダウントランジスタを付加することによ
り、前記Vcc1系の電源がOFFした時に前記Vcc2系の入力
信号線をローレベルに保持して安定し、前記Vcc2系の消
費電流を小さくするようにしたものである。
装置において、一方の電源系（以下Vcc1系とする）の出
力信号を受ける他方の電源系（以下Vcc2系とする）の入
力信号線にプルダウントランジスタを付加することによ
り、前記Vcc1系の電源がOFFした時に前記Vcc2系の入力
信号線をローレベルに保持して安定し、前記Vcc2系の消
費電流を小さくするようにしたものである。
従来、第２図に示すようにVcc1系７の出力信号をVcc2
系８で入力する時はインバータ４で受けていただけであ
った。
系８で入力する時はインバータ４で受けていただけであ
った。
しかし、従来の技術ではVcc1系７の電源がOFFした時
にVcc2系８の入力信号線がフローティングとなる可能性
があり、従ってインバータ４の出力信号が定まらず、さ
らにVcc2系８の消費電流も増大するという欠点があっ
た。この発明は、従来のこのような欠点を解決するため
に、Vcc1系７の電源がOFFしてもVcc2系８の入力信号線
がフローティングにならないように安定させ、さらに、
この時のVcc2系８の消費電流を小さくすることを目的と
している。
にVcc2系８の入力信号線がフローティングとなる可能性
があり、従ってインバータ４の出力信号が定まらず、さ
らにVcc2系８の消費電流も増大するという欠点があっ
た。この発明は、従来のこのような欠点を解決するため
に、Vcc1系７の電源がOFFしてもVcc2系８の入力信号線
がフローティングにならないように安定させ、さらに、
この時のVcc2系８の消費電流を小さくすることを目的と
している。
上記課題を解決するために、この発明はVcc2系８の入
力信号線にプルダウントランジスタを付加するようにし
た。
力信号線にプルダウントランジスタを付加するようにし
た。
上記のようにVcc2系８の入力信号線にプルダウントラ
ンジスタを付加することによって、Vcc1系７の電源がOF
Fした時、前記Vcc2系８の入力信号線はローレベルに安
定に保たれ、Vcc2系８の消費電流はリーク電流のみとな
って非常に小さくすることができる。
ンジスタを付加することによって、Vcc1系７の電源がOF
Fした時、前記Vcc2系８の入力信号線はローレベルに安
定に保たれ、Vcc2系８の消費電流はリーク電流のみとな
って非常に小さくすることができる。
本発明の実施例を図面に基づいて説明する。第１図に
おいて、Vcc2系８の入力信号線１を２つのＮチャンネル
トランジスタ（以下Nchトランジスタと略す）２及び３
のドレインに接続するとともにVcc2系８のインバータ４
に入力し、前記２つのNchトランジスタ２及び３のソー
スをVssに接続し、Nchトランジスタ２のゲートをVcc2系
８の電源に接続し、Nchトランジスタ３のゲートを前記V
cc2系８のインバータ４の出力信号線５に接続した。Vcc
1系７のインバータ６の出力インピーダンスはプルダウ
ンのNchトランジスタ２及び３のインピーダンスに比べ
十分低く設計するため、通常は、前記インバータ６の出
力信号はそのまま前記インバータ４に入力してVcc2系８
に伝達される。また、前記Nchトランジスタ２のインピ
ーダンスを比較的高く設計することにより、Vcc2系８の
入力信号線１がハイレベルの時の前記Nchトランジスタ
２に流れる電流を小さくすることができる。
おいて、Vcc2系８の入力信号線１を２つのＮチャンネル
トランジスタ（以下Nchトランジスタと略す）２及び３
のドレインに接続するとともにVcc2系８のインバータ４
に入力し、前記２つのNchトランジスタ２及び３のソー
スをVssに接続し、Nchトランジスタ２のゲートをVcc2系
８の電源に接続し、Nchトランジスタ３のゲートを前記V
cc2系８のインバータ４の出力信号線５に接続した。Vcc
1系７のインバータ６の出力インピーダンスはプルダウ
ンのNchトランジスタ２及び３のインピーダンスに比べ
十分低く設計するため、通常は、前記インバータ６の出
力信号はそのまま前記インバータ４に入力してVcc2系８
に伝達される。また、前記Nchトランジスタ２のインピ
ーダンスを比較的高く設計することにより、Vcc2系８の
入力信号線１がハイレベルの時の前記Nchトランジスタ
２に流れる電流を小さくすることができる。
Vcc1系７の電源がOFFした時は、前記Vcc2系８の入力
信号線１は前記Nchトランジスタ２によりフローティン
グとならずにローレベルとなり、さらにVcc2系８のイン
バータ４の出力信号線５がハイレベルとなることによ
り、前記Nchトランジスタ３もONする。この時、前記Nch
トランジスタ３のインピーダンスを比較的低く設計する
ことにより前記Vcc2系８の入力信号線１は比較的低イン
ピーダンスでローレベルを保つことができ、ノイズに対
して強くなる。また、この時Vcc2系８の消費電流として
はリーク電流のみとなる。
信号線１は前記Nchトランジスタ２によりフローティン
グとならずにローレベルとなり、さらにVcc2系８のイン
バータ４の出力信号線５がハイレベルとなることによ
り、前記Nchトランジスタ３もONする。この時、前記Nch
トランジスタ３のインピーダンスを比較的低く設計する
ことにより前記Vcc2系８の入力信号線１は比較的低イン
ピーダンスでローレベルを保つことができ、ノイズに対
して強くなる。また、この時Vcc2系８の消費電流として
はリーク電流のみとなる。
以上説明したように、この発明はプルダウンのNchト
ランジスタ２及び３をVcc2系８の入力信号線１に付加し
たことによって、Vcc1系７の電源がOFFした時に前記Vcc
2系８の入力信号線１が安定したローレベルに保たれ、
さらにこの時のVcc2系８の消費電流も非常に小さくなる
効果がある。特に、メモリ内蔵のICにおいて、メモリの
電源系を前記ICの電源系と分離してICの電池交換時等に
よってメモリの電源系をバックアップするシステムのメ
モリの入力インターフェイスに用いることによって、メ
モリの電源系をバックアップしている時のメモリへの入
力信号を安定させて、RAM等の内容が書き換わらないよ
うにするとともに、メモリの電源系の消費電流を非常に
小さく押さえる効果がある。
ランジスタ２及び３をVcc2系８の入力信号線１に付加し
たことによって、Vcc1系７の電源がOFFした時に前記Vcc
2系８の入力信号線１が安定したローレベルに保たれ、
さらにこの時のVcc2系８の消費電流も非常に小さくなる
効果がある。特に、メモリ内蔵のICにおいて、メモリの
電源系を前記ICの電源系と分離してICの電池交換時等に
よってメモリの電源系をバックアップするシステムのメ
モリの入力インターフェイスに用いることによって、メ
モリの電源系をバックアップしている時のメモリへの入
力信号を安定させて、RAM等の内容が書き換わらないよ
うにするとともに、メモリの電源系の消費電流を非常に
小さく押さえる効果がある。
第１図は本発明の半導体集積回路装置の回路図、第２図
は従来の半導体集積回路装置の回路図である。 １……Vcc2系の入力信号線 ２……Ｎチャンネルトランジスタ ３……Ｎチャンネルトランジスタ ４……インバータ ５……出力信号線 ６……インバータ ７……Vcc1系 ８……Vcc2系
は従来の半導体集積回路装置の回路図である。 １……Vcc2系の入力信号線 ２……Ｎチャンネルトランジスタ ３……Ｎチャンネルトランジスタ ４……インバータ ５……出力信号線 ６……インバータ ７……Vcc1系 ８……Vcc2系
Claims (3)
- 【請求項１】複数の電源系を有するMOS型半導体集積回
路装置において、第一の電源系で作動する回路の出力端
子を第一の抵抗性素子の第一の端子、第二の抵抗性素子
の第一の端子、及び第二の電源系で作動する回路のイン
バータの入力端子にに接続し、前期第一の抵抗性素子の
第二の端子、及び前記第二の抵抗性素子の第二の端子を
接地端子に接続し、前記第二の抵抗性素子の抵抗値を前
記インバータの出力端子から出力する信号により制御す
ることを特徴とする半導体集積回路装置。 - 【請求項２】前記第一の抵抗性素子がゲートを前記第二
の電源の電源供給端子に接続した第一のMOSFETで、前記
第一の抵抗性素子の第一の端子が前記第一のMOSFETのド
レインで、前記第一の抵抗性素子の第二の端子が前記第
一のMOSFETのソースであることを特徴とする特許請求の
範囲第１項記載の半導体集積回路装置。 - 【請求項３】前記第二の抵抗性素子がゲートを前記イン
バータの出力端子に接続した第二のMOSFETのドレイン
で、前記第二の抵抗性素子の第二の端子が前記第二のMO
SFETのソースで、前記第二のMOSFETのゲートが前記イン
バータの出力端子に接続したことを特徴とする特許請求
範囲第１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1231273A JPH0812578B2 (ja) | 1989-09-06 | 1989-09-06 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1231273A JPH0812578B2 (ja) | 1989-09-06 | 1989-09-06 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0392918A JPH0392918A (ja) | 1991-04-18 |
| JPH0812578B2 true JPH0812578B2 (ja) | 1996-02-07 |
Family
ID=16921019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1231273A Expired - Lifetime JPH0812578B2 (ja) | 1989-09-06 | 1989-09-06 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812578B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102009052947B3 (de) * | 2009-11-12 | 2010-12-16 | Sinitec Vertriebsgesellschaft Mbh | Energiesparschaltung für ein Peripheriegerät, Peripheriegerät, Vermittlungsgerät und Arbeitsverfahren |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4080539A (en) * | 1976-11-10 | 1978-03-21 | Rca Corporation | Level shift circuit |
-
1989
- 1989-09-06 JP JP1231273A patent/JPH0812578B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0392918A (ja) | 1991-04-18 |
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Legal Events
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