JPH0393261A - 半導体集積回路における電源供給方式 - Google Patents
半導体集積回路における電源供給方式Info
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- JPH0393261A JPH0393261A JP1229137A JP22913789A JPH0393261A JP H0393261 A JPH0393261 A JP H0393261A JP 1229137 A JP1229137 A JP 1229137A JP 22913789 A JP22913789 A JP 22913789A JP H0393261 A JPH0393261 A JP H0393261A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は，アナログ／ディジタル混在集積回路およびデ
ィジタル集積回路における電源供給方式に関する． 〔従米の技術〕 半導体集積回路には，ゲート素子等から々る内部論理回
路部と、この論理回路部の入力信号に対するインタフェ
ースと々る入カインタフェース回路部および出力信号に
刻するインタフェースと々る出力インタフェース回路部
等を搭載したものがある．また，これに，増幅器等アナ
ログ素子を有するアナログ回路を付加したものがある．
これらは，高密度集積化のため、同一のチップ上に形威
されることが多い． 例えば，特開昭６５ − ２４７９７１号公報に記載さ
れる磁気ディスク装置のデータ書込み／読取り回路に用
いられるデータ遅蔦回路等を半導体集積回路化したもの
が考えられる． 同公報には， ＣＭＯＳ等のゲート遅延素子の遅延時間
の電圧依存性を利用し，データ遅蔦回路の電圧可変電源
により、ゲート遅延素子の遅延時間の製造バラツキを吸
収して，ゲート遅凰量を正確に発生させる構成が提案さ
れている．その目的は，ＣＭＯＳ等のゲート遅延素子を
用いた遅延回路の製造プロセスのロットバラッキの問題
を解消するものである． 〔発明が解決しようとする課題〕 ところで，従来の技術は、ディジタル回路を有する高密
度集積回路におけるディジタル回路でのスイッチング動
作によって発生するノイズ、消費電力について配慮がさ
れておらず、スイクチングノイズ等による回路性能の低
下，消費電力または消資電力に起因する集積度の問題が
あった．一般的には、第７図に示すようにアナログ／デ
ィジタル混在集積回路では，ディジタル回路でのノイズ
がアナログ回路の性能に悪影響を及ぼさないように，デ
ィジタル回路とアナログ回路との電源端子を分離独立し
て設げている． しかし、ディジタル回路における内部論理回路部でのノ
イズが入力インタフェース回路部あるいは出力インタフ
ェース回路部に影響し、高性能々ディジタル回路性能を
引出すことができｔＬい等の問題があった．すなわち，
半導体集積回路は，入カインタフェース回路部、内部論
理回路部、出力インタフェース回路部の電源ラインが共
通であり，各回路部で発生するノイズが電源ラインを介
して各回路に影響を及ぼし合うことが起こり得る．ｅに
、内部論理回路部、出力インタフェース回路部のノイズ
が，入力インタフェース回路部に影響を与えるという問
題がある． 一方、ＯＡ機器であるパーソナルコンビ一一夕分野のラ
ップトップ型に代表されるように、装置の小型化，低消
費電力化に対するニースが非常に高くたりつつある．さ
らに，装置の高速化に伴い、ディジタル回路のクロック
局波数が上り、消費電力が増大する方向にあり、小型化
および低消費電力化に対し，太きｋ問題となっている．
％に、低消費電力化は、回路の小型化あるいは高集積化
に直接関係するものであり、大きな技術的課題である。
ィジタル集積回路における電源供給方式に関する． 〔従米の技術〕 半導体集積回路には，ゲート素子等から々る内部論理回
路部と、この論理回路部の入力信号に対するインタフェ
ースと々る入カインタフェース回路部および出力信号に
刻するインタフェースと々る出力インタフェース回路部
等を搭載したものがある．また，これに，増幅器等アナ
ログ素子を有するアナログ回路を付加したものがある．
これらは，高密度集積化のため、同一のチップ上に形威
されることが多い． 例えば，特開昭６５ − ２４７９７１号公報に記載さ
れる磁気ディスク装置のデータ書込み／読取り回路に用
いられるデータ遅蔦回路等を半導体集積回路化したもの
が考えられる． 同公報には， ＣＭＯＳ等のゲート遅延素子の遅延時間
の電圧依存性を利用し，データ遅蔦回路の電圧可変電源
により、ゲート遅延素子の遅延時間の製造バラツキを吸
収して，ゲート遅凰量を正確に発生させる構成が提案さ
れている．その目的は，ＣＭＯＳ等のゲート遅延素子を
用いた遅延回路の製造プロセスのロットバラッキの問題
を解消するものである． 〔発明が解決しようとする課題〕 ところで，従来の技術は、ディジタル回路を有する高密
度集積回路におけるディジタル回路でのスイッチング動
作によって発生するノイズ、消費電力について配慮がさ
れておらず、スイクチングノイズ等による回路性能の低
下，消費電力または消資電力に起因する集積度の問題が
あった．一般的には、第７図に示すようにアナログ／デ
ィジタル混在集積回路では，ディジタル回路でのノイズ
がアナログ回路の性能に悪影響を及ぼさないように，デ
ィジタル回路とアナログ回路との電源端子を分離独立し
て設げている． しかし、ディジタル回路における内部論理回路部でのノ
イズが入力インタフェース回路部あるいは出力インタフ
ェース回路部に影響し、高性能々ディジタル回路性能を
引出すことができｔＬい等の問題があった．すなわち，
半導体集積回路は，入カインタフェース回路部、内部論
理回路部、出力インタフェース回路部の電源ラインが共
通であり，各回路部で発生するノイズが電源ラインを介
して各回路に影響を及ぼし合うことが起こり得る．ｅに
、内部論理回路部、出力インタフェース回路部のノイズ
が，入力インタフェース回路部に影響を与えるという問
題がある． 一方、ＯＡ機器であるパーソナルコンビ一一夕分野のラ
ップトップ型に代表されるように、装置の小型化，低消
費電力化に対するニースが非常に高くたりつつある．さ
らに，装置の高速化に伴い、ディジタル回路のクロック
局波数が上り、消費電力が増大する方向にあり、小型化
および低消費電力化に対し，太きｋ問題となっている．
％に、低消費電力化は、回路の小型化あるいは高集積化
に直接関係するものであり、大きな技術的課題である。
本発明の目的は，ディジタル回路において、各回路部間
でディジタルノイズを受けに＜くシ、高性能なディジタ
ル回路を提供することにある．本発明の他の目的は，デ
ィジタル回路の低消費電力化を違或することにある．ま
た、低消費電力化により，高集積化を実現することにあ
る．〔課題を解決するための手段〕 上記目的を達成するために、入力インタフェース回路部
，出力インタ７エース回路部、内部論理回路部に電源電
圧をそれぞれ独立に供給するために各回路部毎に電源端
子を設けたものである．また，入力インタフェース回路
部および出力インタフェース回路部と，内部論理回路部
との電源を分離するために、入力インタフェース回路部
および出力インタフェース回路部の電源端子と、内部論
理回路部の電源端子を設けた． 上記他の目的を違或するために、内部論理回路部に供給
する電源電圧を入力インタフェース回路部および出力イ
ンタフェース回路部よりも低く設定供給するものである
． ｌた，電圧変換器を介して内部論理回路部に低電源電圧
を供給するものである． 〔作 用〕 半導体集積回路における各回路部毎の電源端子ハ，各ボ
ンディングワイヤおよび電源バクドを介して各回路に接
続されている．従って，各回路の電源ラインは、それぞ
れ独立となり，各回路部共にディジタルノイズを受けに
くくなる。
でディジタルノイズを受けに＜くシ、高性能なディジタ
ル回路を提供することにある．本発明の他の目的は，デ
ィジタル回路の低消費電力化を違或することにある．ま
た、低消費電力化により，高集積化を実現することにあ
る．〔課題を解決するための手段〕 上記目的を達成するために、入力インタフェース回路部
，出力インタ７エース回路部、内部論理回路部に電源電
圧をそれぞれ独立に供給するために各回路部毎に電源端
子を設けたものである．また，入力インタフェース回路
部および出力インタフェース回路部と，内部論理回路部
との電源を分離するために、入力インタフェース回路部
および出力インタフェース回路部の電源端子と、内部論
理回路部の電源端子を設けた． 上記他の目的を違或するために、内部論理回路部に供給
する電源電圧を入力インタフェース回路部および出力イ
ンタフェース回路部よりも低く設定供給するものである
． ｌた，電圧変換器を介して内部論理回路部に低電源電圧
を供給するものである． 〔作 用〕 半導体集積回路における各回路部毎の電源端子ハ，各ボ
ンディングワイヤおよび電源バクドを介して各回路に接
続されている．従って，各回路の電源ラインは、それぞ
れ独立となり，各回路部共にディジタルノイズを受けに
くくなる。
他方、内部論理回路部用に電源端子を設けてあるので，
他のディジタル回路部とは独立に低電源電圧を供給でき
るため、低消費電力化が達成できる。また，低電源電圧
で動作させることにより、論理振幅が小さくなりディジ
タルノイズの低減にもつながる． 電圧変換器は，ｔ源端子に供給された電源電圧を低電圧
にするものである．従って、電圧変換器を介して低電源
電圧を内部論理回路に与えることができる． 一方、ＩＣ／ＬｓＩ等半導体集積回路では，外部回路と
のインタフェースをとるため、入力インタフェース回路
部，出力インタフェース部が設げられており，勝手にイ
ンタフェース規格を変更でき々いことから，電源電圧が
一義的に決められる。そこで、入力インタフェース回路
部および出力インタフェース回路部と内部論理回路部を
電源端子１たは電圧変換器を備えることによりインタフ
ェース電源仕様に合った電源電圧が供給可能と々る．デ
ィジタルノイズは、主にスイッチング時に生じる電流変
化に起因する電源変動によるものである． 従って，電源電圧が低くなった分だけ、動作電流が小さ
くなるため，スイッチングノイズ，消費電力の低減とな
る． 〔実施例〕 以下、本発明の一実施例を第１図〜第６図により説明す
る． なお、各実施例において同一構或要素については同一符
号を付すこととして、重複した説明を省略する． 第１図は，本発明の第１の実施例の構或を示す。
他のディジタル回路部とは独立に低電源電圧を供給でき
るため、低消費電力化が達成できる。また，低電源電圧
で動作させることにより、論理振幅が小さくなりディジ
タルノイズの低減にもつながる． 電圧変換器は，ｔ源端子に供給された電源電圧を低電圧
にするものである．従って、電圧変換器を介して低電源
電圧を内部論理回路に与えることができる． 一方、ＩＣ／ＬｓＩ等半導体集積回路では，外部回路と
のインタフェースをとるため、入力インタフェース回路
部，出力インタフェース部が設げられており，勝手にイ
ンタフェース規格を変更でき々いことから，電源電圧が
一義的に決められる。そこで、入力インタフェース回路
部および出力インタフェース回路部と内部論理回路部を
電源端子１たは電圧変換器を備えることによりインタフ
ェース電源仕様に合った電源電圧が供給可能と々る．デ
ィジタルノイズは、主にスイッチング時に生じる電流変
化に起因する電源変動によるものである． 従って，電源電圧が低くなった分だけ、動作電流が小さ
くなるため，スイッチングノイズ，消費電力の低減とな
る． 〔実施例〕 以下、本発明の一実施例を第１図〜第６図により説明す
る． なお、各実施例において同一構或要素については同一符
号を付すこととして、重複した説明を省略する． 第１図は，本発明の第１の実施例の構或を示す。
本実施例は、入力インタフェース回路部２ａと，内部論
理回路部２ｈと、出力インタフェース回路部２ｃとから
成るディジタル回路２と、アナログ回路５とを同一チク
プ上に配設した半導体集積回路１に適用される． 本実施例の電源供給方式は，入力インタフェース回路部
２ａに電源電圧ｒ，を供給するための電源端子３６を，
内部論理回路部２ｈに電源電圧ｒ，を供給するための電
源端子５ｈを，出力インタフェース回路部２ｃに電源電
圧ｒ１を供給す，るための電源端子３Ｃを，アナログ回
路３に電源電圧ｒ４を供給するための電源端子Ｓｔをそ
れそれ備えて構成される．各電源電圧ｒは、電源端子５
ａ〜３１！、ボンデイングワイヤ５ａ〜５ｄ，電源パッ
ド４６〜４４を介して、各回路へ供給される．ここで、
一つの電源端子に対し、複数のボンディングワイヤ、電
源パッドを用いることも可能である． 入出力インタフェースの論理レペルには，Ｔ’ｌ”Ｌ．
ＥＣＬ等があり、電気的特性が規格化されており，各１
１ １Ｃ／Ｌｓｚ等が入出力インタフェースを介して接
続される．従って、入出力インタフェースが，例えばＴ
ＴＬの場合、電源電圧ｒは，ＳＶ±５参等と規定され，
外部回路と内部論理回路部とがインクフェースされ，内
部論理回路部は，入出力インタフェース回路部の電源を
共用していた．しかし，本実施例では，入力インタフェ
ース回路部２ｇ，内部論理回路部２ｋ，出力インタフェ
ース回路部２ｃに対し，それぞれ独立に電源電圧が供給
できる構或であり、Ｖ１ ＝ １’宜＃ＶＢ ＃Ｓ Ｖ
±５噂 と設定、筐たは、Ｆ１ ＃ Ｆ Ｂ ＃５ Ｆ
±５１ ． ７，＜ ５Ｖ ±５噂等のように、適宜設
定して，供給できる．上配のようにディジタル回路にお
いて、各回路部の電源ラインを分離独立するため，各回
路部で発生するディジタルノイズが遮断でき、各回路部
へ及ぼす悪影響を防止できる．従って，高性能ｋディジ
タル回路性能を引出すことが可能となる．一方，各回路
部の電源電圧は、それぞれ独立に設定供給できることか
ら，入出力インタフェース回路に制限されることなく、
内部論理回路の電源電圧を低く設定し，大幅なディジタ
ルノイズの低減と、低消費電力化が実現できる。す１１
わち、低消費電力化により高集積化が達成でき，結果的
には、実装面積の大幅削減、小型化が図れる．第２図は
、本発明の第２の実施例の構或を示す。
理回路部２ｈと、出力インタフェース回路部２ｃとから
成るディジタル回路２と、アナログ回路５とを同一チク
プ上に配設した半導体集積回路１に適用される． 本実施例の電源供給方式は，入力インタフェース回路部
２ａに電源電圧ｒ，を供給するための電源端子３６を，
内部論理回路部２ｈに電源電圧ｒ，を供給するための電
源端子５ｈを，出力インタフェース回路部２ｃに電源電
圧ｒ１を供給す，るための電源端子３Ｃを，アナログ回
路３に電源電圧ｒ４を供給するための電源端子Ｓｔをそ
れそれ備えて構成される．各電源電圧ｒは、電源端子５
ａ〜３１！、ボンデイングワイヤ５ａ〜５ｄ，電源パッ
ド４６〜４４を介して、各回路へ供給される．ここで、
一つの電源端子に対し、複数のボンディングワイヤ、電
源パッドを用いることも可能である． 入出力インタフェースの論理レペルには，Ｔ’ｌ”Ｌ．
ＥＣＬ等があり、電気的特性が規格化されており，各１
１ １Ｃ／Ｌｓｚ等が入出力インタフェースを介して接
続される．従って、入出力インタフェースが，例えばＴ
ＴＬの場合、電源電圧ｒは，ＳＶ±５参等と規定され，
外部回路と内部論理回路部とがインクフェースされ，内
部論理回路部は，入出力インタフェース回路部の電源を
共用していた．しかし，本実施例では，入力インタフェ
ース回路部２ｇ，内部論理回路部２ｋ，出力インタフェ
ース回路部２ｃに対し，それぞれ独立に電源電圧が供給
できる構或であり、Ｖ１ ＝ １’宜＃ＶＢ ＃Ｓ Ｖ
±５噂 と設定、筐たは、Ｆ１ ＃ Ｆ Ｂ ＃５ Ｆ
±５１ ． ７，＜ ５Ｖ ±５噂等のように、適宜設
定して，供給できる．上配のようにディジタル回路にお
いて、各回路部の電源ラインを分離独立するため，各回
路部で発生するディジタルノイズが遮断でき、各回路部
へ及ぼす悪影響を防止できる．従って，高性能ｋディジ
タル回路性能を引出すことが可能となる．一方，各回路
部の電源電圧は、それぞれ独立に設定供給できることか
ら，入出力インタフェース回路に制限されることなく、
内部論理回路の電源電圧を低く設定し，大幅なディジタ
ルノイズの低減と、低消費電力化が実現できる。す１１
わち、低消費電力化により高集積化が達成でき，結果的
には、実装面積の大幅削減、小型化が図れる．第２図は
、本発明の第２の実施例の構或を示す。
本実施例は，入力インタフェース回路部２ａ、内部論理
回路部２ｋおよび出力インタフェース回路部２Ｃからｔ
ｇるディジタル回路２を有する半導体集積回路１の電源
供給方式の一例である． す々わち，本実施例は、入力インタフェース回路部２Ｇ
に電源端子３Ｇを、内部論理回路部２ｈに亀源端子５ｈ
を、出力インタフェース回路部２Ｃに電源端子３ｏを各
々備えて構威される．第２図に示す例では、同一の電源
電圧ｒ１を各電源端子５ａ〜３Ｃに供給しているが、本
実施例は、前記第１実施例と同機に，これらの電源端子
３６〜３０に、独立に電源電圧を供給することができる
ことは勿論である．第３図は，本発明の第３の実施例の
構成を示す．本実施例は、前述した第１図に示す実施例
と同様に，ディジタル回路２とアナログ回路３とを同−
チクプ上に設けた半導体集積回路１に適用される． 本実施例は，半導体集積回路１において、入力インタフ
ェース回路部２ａと出力インタフｉ−ス回路部２ｃに電
源電圧ｒ，を供給するための電源端子３ｇを，内部論理
回路部２ｈに電源電圧ｒ，を供給するための電源端子３
轟を，アナログ回路３Ｋ電源電圧ｒ４を供給するための
電源端子３ｄを備え、かつ、電源パクド４＠かう出力イ
ンタフェース回路部２ｃまで給電線７を設けて構或され
る． 本実施例の内部論理回路部２ｈの電源ライン、電源電圧
は，入力インタフェース回路部２ａおよび出力インタフ
ェース回路部２０とは分離独立していることから、高性
能化、低消費電力化が達或できる．本実施例においても
，電源電圧仕様を、Ｖｌ ＃ Ｖｔ，筐たは、Ｖ，’；
＞Ｖ，とすることが徊単にできるものである． 第４図は，本発明の第４の実施例の構或を示す。
回路部２ｋおよび出力インタフェース回路部２Ｃからｔ
ｇるディジタル回路２を有する半導体集積回路１の電源
供給方式の一例である． す々わち，本実施例は、入力インタフェース回路部２Ｇ
に電源端子３Ｇを、内部論理回路部２ｈに亀源端子５ｈ
を、出力インタフェース回路部２Ｃに電源端子３ｏを各
々備えて構威される．第２図に示す例では、同一の電源
電圧ｒ１を各電源端子５ａ〜３Ｃに供給しているが、本
実施例は、前記第１実施例と同機に，これらの電源端子
３６〜３０に、独立に電源電圧を供給することができる
ことは勿論である．第３図は，本発明の第３の実施例の
構成を示す．本実施例は、前述した第１図に示す実施例
と同様に，ディジタル回路２とアナログ回路３とを同−
チクプ上に設けた半導体集積回路１に適用される． 本実施例は，半導体集積回路１において、入力インタフ
ェース回路部２ａと出力インタフｉ−ス回路部２ｃに電
源電圧ｒ，を供給するための電源端子３ｇを，内部論理
回路部２ｈに電源電圧ｒ，を供給するための電源端子３
轟を，アナログ回路３Ｋ電源電圧ｒ４を供給するための
電源端子３ｄを備え、かつ、電源パクド４＠かう出力イ
ンタフェース回路部２ｃまで給電線７を設けて構或され
る． 本実施例の内部論理回路部２ｈの電源ライン、電源電圧
は，入力インタフェース回路部２ａおよび出力インタフ
ェース回路部２０とは分離独立していることから、高性
能化、低消費電力化が達或できる．本実施例においても
，電源電圧仕様を、Ｖｌ ＃ Ｖｔ，筐たは、Ｖ，’；
＞Ｖ，とすることが徊単にできるものである． 第４図は，本発明の第４の実施例の構或を示す。
本実施例は，前述した第２図に示す実施例と同様に，デ
ィジタル回路２を有する半導体集積回路１に適用される
． 本実施例は，前述した第３図に示す実施例のディジタル
回路２に対する電源供給方式と同じである． 第５図は，本発明の第５の実施例の構威を示す本実施例
は、前述した第１図に示すものと同麹に、ディジタル回
路２とアナログ回路５とを有する半導体集積回路１に適
用される． 本実施例は、ディジタル回路２について，電梼電圧ｒ１
を供給する電源端子５ｍを有し，アナログ回路３につい
て，電源電圧ｒ４を供給する電源端子３−を有している
．また、電源端子５＋１とボンディングワイヤ５廖を介
して接続される電源パクド４６は、入力インタフェース
回路部２ａに給電すると共に，給電＃９Ｉ７を介して，
内部論理回路部２ｋおよび出力インタフェース回路部２
ｏに給電を行なう．さらに，本実施例において，半導体
集積回路１は、前記給電ａ７に接続される電圧変換器６
を内蔵し、皺電圧変換器６を介して内部論履回路部２ｊ
に電源電圧ｒ，を供給する構或を有している．本実施例
においては、電圧変換器６Ｋよって、電源電圧仕様なＶ
， ） ｒ，として、電源電圧ｒ！の低電圧化を図り、
半導体集積回路１の高性能化、低消費電力化が実現でき
る． 第６図は、本発明の第６の実施例の構或を示す。
ィジタル回路２を有する半導体集積回路１に適用される
． 本実施例は，前述した第３図に示す実施例のディジタル
回路２に対する電源供給方式と同じである． 第５図は，本発明の第５の実施例の構威を示す本実施例
は、前述した第１図に示すものと同麹に、ディジタル回
路２とアナログ回路５とを有する半導体集積回路１に適
用される． 本実施例は、ディジタル回路２について，電梼電圧ｒ１
を供給する電源端子５ｍを有し，アナログ回路３につい
て，電源電圧ｒ４を供給する電源端子３−を有している
．また、電源端子５＋１とボンディングワイヤ５廖を介
して接続される電源パクド４６は、入力インタフェース
回路部２ａに給電すると共に，給電＃９Ｉ７を介して，
内部論理回路部２ｋおよび出力インタフェース回路部２
ｏに給電を行なう．さらに，本実施例において，半導体
集積回路１は、前記給電ａ７に接続される電圧変換器６
を内蔵し、皺電圧変換器６を介して内部論履回路部２ｊ
に電源電圧ｒ，を供給する構或を有している．本実施例
においては、電圧変換器６Ｋよって、電源電圧仕様なＶ
， ） ｒ，として、電源電圧ｒ！の低電圧化を図り、
半導体集積回路１の高性能化、低消費電力化が実現でき
る． 第６図は、本発明の第６の実施例の構或を示す。
本実施例は、前述した第２図に示す実施例と同様に，デ
ィジタル回路２を有する半導体集積回路１に適用される
．そして、前記した第５図に示す実施例のディジタル回
路２に対する電源供給方式と同様に構威される． 〔発明の効果〕 本発明によれば，入出力インタフェース回路部の電源仕
様を守りながら、内部論理回路部に供給する電源電圧を
低くできるので，ディジタルノイズを大幅に軽減℃きる
効果がある．筐た、低電源電圧の供給により，大幅に消
貴電力が削減できる効果もある．
ィジタル回路２を有する半導体集積回路１に適用される
．そして、前記した第５図に示す実施例のディジタル回
路２に対する電源供給方式と同様に構威される． 〔発明の効果〕 本発明によれば，入出力インタフェース回路部の電源仕
様を守りながら、内部論理回路部に供給する電源電圧を
低くできるので，ディジタルノイズを大幅に軽減℃きる
効果がある．筐た、低電源電圧の供給により，大幅に消
貴電力が削減できる効果もある．
第１図〜第６図は本発明の半導体集積回路における電源
供給方式の第１〜第６の実施例についての概略構或を示
すブロック図、第７図は従来の半導体集積回路における
電源供給方式の概略構或を示すブロック図である． １・・・・・一・・・・・半導体集積回路２・・・・・
・・・・・・・ディジタル回路２ａ・・・・・・・・・
入力インタフェース回路部２ｋ・・一・・・・・内部論
理回路部 ２ｃ・・・・・・・・・出力インタフェース回路部５・
・−・・・・・・・・電源端子 ４・・・・・一・−・・電源パッド
供給方式の第１〜第６の実施例についての概略構或を示
すブロック図、第７図は従来の半導体集積回路における
電源供給方式の概略構或を示すブロック図である． １・・・・・一・・・・・半導体集積回路２・・・・・
・・・・・・・ディジタル回路２ａ・・・・・・・・・
入力インタフェース回路部２ｋ・・一・・・・・内部論
理回路部 ２ｃ・・・・・・・・・出力インタフェース回路部５・
・−・・・・・・・・電源端子 ４・・・・・一・−・・電源パッド
Claims (1)
- 【特許請求の範囲】 １、内部論理回路部と、これを外部回路に電気的に接続
するための入力インタフェース回路部および出力インタ
フェース回路部とを有するディジタル回路と、アナログ
回路とを同一のチップ上に配設したアナログ／ディジタ
ル混在集積回路において、前記入力インタフェース回路
部の電源端子と、前記出力インタフェース回路部の電源
端子と、前記内部論理回路部の電源端子と、前記アナロ
グ回路の電源端子とをそれぞれ個別に配設し、前記各電
源端子にそれぞれの電源電圧を供給することを特徴とす
る半導体集積回路における電源供給方式。 ２、内部論理回路部と、これを外部回路に電気的に接続
するための入力インタフェース回路部および出力インタ
フェース回路部、該内部論理回路部を有するディジタル
回路を同一のチップ上に配設したディジタル集積回路に
おいて、前記入力インタフェース回路部の電源端子と、
前記出力インタフェース回路部の電源端子と、前記内部
論理回路部の電源端子とそれぞれ個別に配設し、前記各
電源端子にそれぞれの電源電圧を供給することを特徴と
する半導体集積回路における電源供給方式。 ３、内部論理回路部と、これを外部回路に電気的に接続
するための入力インタフェース回路部および出力インタ
フェース回路部とを有するディジタル回路と、アナログ
回路とを同一のチップ上に配設したアナログ／ディジタ
ル混在集積回路において、前記入力インタフェース回路
部および前記出力インタフェース回路部についての電源
端子と、前記内部論壇回路部の電源端子と、アナログ回
路の電源端子とを配設し、前記各電源端子にそれぞれの
電源電圧を供給することを特徴とする半導体集積回路に
おける電源供給方式。 ４、内部論理回路部と、これを外部回路に電気的に接続
するための入力インタフェース回路部および出力インタ
フェース回路部、該内部論理回路部を有するディジタル
回路を同一のチップ上に配設したディジタル集積回路に
おいて、前記入力インタフェース回路部および前記出力
インタフェース回路部についての電源端子と、前記内部
論理回路部の電源端子とを配設し、該各電源端子にそれ
ぞれの電源電圧を供給することを特徴とする半導体集積
回路における電源供給方式。 ５、内部論壇回路部と、これを外部回路に電気的に接続
するための入力インタフェース回路部および出力インタ
フェース回路部とを有するディジタル回路と、アナログ
回路とを同一のチップ上に配設したアナログ／ディジタ
ル混在集積回路において、前記ディジタル回路の電源端
子と、前記アナログ回路の電源端子を配設し、前記ディ
ジタル回路の内部論理回路部には、電圧変換器を介して
、前記ディジタル回路の電源端子から電源電圧を供給す
ることを特徴とする半導体集積回路における電源供給方
式。 ６、内部論理回路部と、これを外部回路に電気的に接続
するための入力インタフェース回路部および出力インタ
フェース回路部、該内部論理回路部を有するディジタル
回路を同一のチップ上に配設したディジタル集積回路に
おいて、前記ディジタル回路の電源端子を配設し、前記
内部論理回路部には、電圧変換器を介して、前記電源端
子から電源電圧を供給することを特徴とする半導体集積
回路における電源供給方式。 ７、前記内部論理回路部に供給する電源電圧を、動作可
能範囲内で、入力インタフェース回路部および出力イン
タフェース回路部に供給する電源電圧よりも低く設定し
て供給することを特徴とする請求項４、２、３、４、５
または６記載の半導体集積回路における電源供給方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1229137A JPH0393261A (ja) | 1989-09-06 | 1989-09-06 | 半導体集積回路における電源供給方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1229137A JPH0393261A (ja) | 1989-09-06 | 1989-09-06 | 半導体集積回路における電源供給方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0393261A true JPH0393261A (ja) | 1991-04-18 |
Family
ID=16887343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1229137A Pending JPH0393261A (ja) | 1989-09-06 | 1989-09-06 | 半導体集積回路における電源供給方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0393261A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0590506A (ja) * | 1991-09-27 | 1993-04-09 | Mitsubishi Electric Corp | 入力保護回路 |
| EP0750348A1 (en) * | 1995-06-22 | 1996-12-27 | Nec Corporation | Semiconductor device with electromagnetic radiation reduced |
| US5966086A (en) * | 1997-04-07 | 1999-10-12 | Mitsubishi Electric Semiconductor Software Co., Ltd | Microcomputer having an output circuit with a resistor ladder |
| US7208923B2 (en) | 2003-09-08 | 2007-04-24 | Rohm Co., Ltd. | Multiple-output power device, and mobile device using the same |
-
1989
- 1989-09-06 JP JP1229137A patent/JPH0393261A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0590506A (ja) * | 1991-09-27 | 1993-04-09 | Mitsubishi Electric Corp | 入力保護回路 |
| EP0750348A1 (en) * | 1995-06-22 | 1996-12-27 | Nec Corporation | Semiconductor device with electromagnetic radiation reduced |
| US5708372A (en) * | 1995-06-22 | 1998-01-13 | Nec Corporation | Semiconductor device with electromagnetic radiation reduced |
| US5966086A (en) * | 1997-04-07 | 1999-10-12 | Mitsubishi Electric Semiconductor Software Co., Ltd | Microcomputer having an output circuit with a resistor ladder |
| US7208923B2 (en) | 2003-09-08 | 2007-04-24 | Rohm Co., Ltd. | Multiple-output power device, and mobile device using the same |
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