JPS62107362A - システム構成用ｌｓｉ - Google Patents
システム構成用ｌｓｉInfo
- Publication number
- JPS62107362A JPS62107362A JP60248313A JP24831385A JPS62107362A JP S62107362 A JPS62107362 A JP S62107362A JP 60248313 A JP60248313 A JP 60248313A JP 24831385 A JP24831385 A JP 24831385A JP S62107362 A JPS62107362 A JP S62107362A
- Authority
- JP
- Japan
- Prior art keywords
- function
- lsi
- system configuration
- cpu
- configuration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Microcomputers (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はコンピュータシステムを構築するシステム構成
用ＬＳＩ（高密度集積回路）に関する。
用ＬＳＩ（高密度集積回路）に関する。
従来ＣＰＵを使用する場合、ＣＰＵだけではシステムを
構成できないので、ペリフェラルインタフェースやシリ
アルインタフェース等の周辺ＩＣ（集積回路）を複数個
用いて目的に合ったシステムを構成している。
構成できないので、ペリフェラルインタフェースやシリ
アルインタフェース等の周辺ＩＣ（集積回路）を複数個
用いて目的に合ったシステムを構成している。
従来のコンピュータシステムな構築するのに必要とされ
る各ＩＣを、本発明の一実施例の構成を示すブロック図
である第１図を参照して説明する。図において、１はＣ
ＰＵ、２はＤＭＡ （ダイレフトメそリアクセス）機能
、３は割込み機能、４，５はそれぞれタイマ機能、６，
７はそれぞれ直列インタフェース機能、８は並列インタ
フェース機能、９はＩ１０セレクタ機能、１０はハイア
ドレスラッチ機能、１１はロウアドレスラッチ機能、１
２はＩ１０コントロール機能、１３はウェートコントロ
ール機能である。
る各ＩＣを、本発明の一実施例の構成を示すブロック図
である第１図を参照して説明する。図において、１はＣ
ＰＵ、２はＤＭＡ （ダイレフトメそリアクセス）機能
、３は割込み機能、４，５はそれぞれタイマ機能、６，
７はそれぞれ直列インタフェース機能、８は並列インタ
フェース機能、９はＩ１０セレクタ機能、１０はハイア
ドレスラッチ機能、１１はロウアドレスラッチ機能、１
２はＩ１０コントロール機能、１３はウェートコントロ
ール機能である。
上記の如くシステム構成に必要な各ＩＣは、その外形も
大きく、そのため広い基板面積を必要とする。またシス
テム構成として類似の構成である場合でも、従来は基板
のつくりかえ等が必要でおる等の問題点があった。
大きく、そのため広い基板面積を必要とする。またシス
テム構成として類似の構成である場合でも、従来は基板
のつくりかえ等が必要でおる等の問題点があった。
本発明は上記従来の問題点を解消し、システム構成に必
要なＩＣチッグ数を減少きせるとともに、回路基板の実
装密度の緩和を可能とし、コスト低減と信頼性および汎
用性の向上等を図シ得る′システム構成用ＬＳＩを提供
することを目的とする。
要なＩＣチッグ数を減少きせるとともに、回路基板の実
装密度の緩和を可能とし、コスト低減と信頼性および汎
用性の向上等を図シ得る′システム構成用ＬＳＩを提供
することを目的とする。
本発明によるシステム構成用ＬＳＩは、システム構築に
必要とする少くともＤＭＡ機能、割込機マ 能、割込機能、タイマ機能および直列インタフェース機
能を実現するそれぞれのＩＣをワンチップに集積してな
ることを特徴とし、 ＣＰＵのシステム構成に必要な主
要の各機能をシステムパスで接続してワンチップ化する
ことにより、外部への入出力信号を減少させ、ＩＣチッ
プ数を減少させるとともに回路基板の実装密就の緩和を
図り、且つこのシステム構成用ＬＳＩ自身の汎用性を高
め得るようにしたものである。
必要とする少くともＤＭＡ機能、割込機マ 能、割込機能、タイマ機能および直列インタフェース機
能を実現するそれぞれのＩＣをワンチップに集積してな
ることを特徴とし、 ＣＰＵのシステム構成に必要な主
要の各機能をシステムパスで接続してワンチップ化する
ことにより、外部への入出力信号を減少させ、ＩＣチッ
プ数を減少させるとともに回路基板の実装密就の緩和を
図り、且つこのシステム構成用ＬＳＩ自身の汎用性を高
め得るようにしたものである。
第１図に本発明の一実施例の構成を示すブロック図で、
１〜１３に示す各部の構成は前述の通りである。第１図
に示す実施例においては、第１図の破線内に示すＤＭＡ
機能２、割込み機能３、タイマ機能４，５および直列イ
ンタフェース機能６，７の各ＩＣを同一チップに集積し
てＣＰＵ １のシステム構成用ＬＳＩ ２ ｏを構成し
ている。
１〜１３に示す各部の構成は前述の通りである。第１図
に示す実施例においては、第１図の破線内に示すＤＭＡ
機能２、割込み機能３、タイマ機能４，５および直列イ
ンタフェース機能６，７の各ＩＣを同一チップに集積し
てＣＰＵ １のシステム構成用ＬＳＩ ２ ｏを構成し
ている。
第１図に示す本発明の一実施例は、その動作はＬＳＩ
、？ ｏをワンチップ化しない従来のものと同一である
が、外部への入出力信号が減少するので従来例に比較し
てその実装スペースおよび部品点数を減少嘔せることか
できるとともに、コスト低減と信頼性の向上を図ること
ができる。
、？ ｏをワンチップ化しない従来のものと同一である
が、外部への入出力信号が減少するので従来例に比較し
てその実装スペースおよび部品点数を減少嘔せることか
できるとともに、コスト低減と信頼性の向上を図ること
ができる。
第２図は本発明の他の実施例の構成を示すブロック図で
あり、第１図に示すものと同一部分には同一符号を付し
て説明する。第２図に示す実施例においては、！２図の
破線内に示す２〜１３に示す各ＩＣを同一チップに集積
してＣＰＵ１のシステム構成用ＬＳＩ Ｊ Ｏを構成し
ている。
あり、第１図に示すものと同一部分には同一符号を付し
て説明する。第２図に示す実施例においては、！２図の
破線内に示す２〜１３に示す各ＩＣを同一チップに集積
してＣＰＵ１のシステム構成用ＬＳＩ Ｊ Ｏを構成し
ている。
このＬＳＩ Ｊ ＯはＣＰＵ １のシステム構成に必要
な標準的な周辺ロジックを単一のチップに集積してなる
ものである。
な標準的な周辺ロジックを単一のチップに集積してなる
ものである。
第２図に示す本発明の他の実施？ｌｌば、その動作はＬ
ＳＩ Ｊ Ｏをワンチップ化しない従来のものと同一で
あるが、システムパスで各機能を接続しワンチップ化す
ることにより、ＣＰＵ １のシステムパスと若干の付加
制御信号を外部に出すだけでよいので、その実装ス々−
スおよび部品点数をぢらに減少させることができるとと
もに、コスト低減と信頼性の向上を図ることができる。
ＳＩ Ｊ Ｏをワンチップ化しない従来のものと同一で
あるが、システムパスで各機能を接続しワンチップ化す
ることにより、ＣＰＵ １のシステムパスと若干の付加
制御信号を外部に出すだけでよいので、その実装ス々−
スおよび部品点数をぢらに減少させることができるとと
もに、コスト低減と信頼性の向上を図ることができる。
本発明によればＣＰＵのシステム構成に必要な主要の各
機能をシステムパスで接続してワンチップ化することに
より、外部への入出力信号を減少させ、ＩＣチップ数を
減少させるとともに、回路基板の実装密度の緩和を図り
、コスト低減と信頼性の向上を図ることかでさる。さら
にＣＰＵのシステム構成に標準的な周辺ロジックを用い
、これを単一のチップに集積することにより、システム
構成用ＬＳＩ自身の汎用性を高めることができる等の優
れた効果が奏せられる。
機能をシステムパスで接続してワンチップ化することに
より、外部への入出力信号を減少させ、ＩＣチップ数を
減少させるとともに、回路基板の実装密度の緩和を図り
、コスト低減と信頼性の向上を図ることかでさる。さら
にＣＰＵのシステム構成に標準的な周辺ロジックを用い
、これを単一のチップに集積することにより、システム
構成用ＬＳＩ自身の汎用性を高めることができる等の優
れた効果が奏せられる。
第１図は本祐明の一実施例の、構成を示すブロック図、
第２図は本発明の他の実施例の構成な示すブロック図で
ある。 １・・・ＣＰＵ、２・・・ＤＭＡ機能、３・・・割込み
機能、４．５・・・タイマ機能、６．７・・・直列イン
タフェース機能、２０．３０・・・システム構成用ＬＳ
Ｉ。
第２図は本発明の他の実施例の構成な示すブロック図で
ある。 １・・・ＣＰＵ、２・・・ＤＭＡ機能、３・・・割込み
機能、４．５・・・タイマ機能、６．７・・・直列イン
タフェース機能、２０．３０・・・システム構成用ＬＳ
Ｉ。
Claims (1)
- システム構築に必要とする少くともＤＭＡ機能、割込機
能、タイマ機能および直列インタフェース機能を実現す
るそれぞれのＩＣをワンチップに集積してなることを特
徴とするシステム構成用ＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60248313A JPS62107362A (ja) | 1985-11-06 | 1985-11-06 | システム構成用ｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60248313A JPS62107362A (ja) | 1985-11-06 | 1985-11-06 | システム構成用ｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62107362A true JPS62107362A (ja) | 1987-05-18 |
Family
ID=17176215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60248313A Pending JPS62107362A (ja) | 1985-11-06 | 1985-11-06 | システム構成用ｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62107362A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02239357A (ja) * | 1989-01-27 | 1990-09-21 | Hughes Aircraft Co | コンピュータインターフェイス |
| JPH044453A (ja) * | 1990-04-23 | 1992-01-08 | Nec Corp | 分散プロセッサ制御方式 |
-
1985
- 1985-11-06 JP JP60248313A patent/JPS62107362A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02239357A (ja) * | 1989-01-27 | 1990-09-21 | Hughes Aircraft Co | コンピュータインターフェイス |
| JPH044453A (ja) * | 1990-04-23 | 1992-01-08 | Nec Corp | 分散プロセッサ制御方式 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100288038B1 (ko) | 초대규모집적에 적합한 파이프라인 반도체장치 | |
| US4099236A (en) | Slave microprocessor for operation with a master microprocessor and a direct memory access controller | |
| EP0066605B1 (en) | Chip topography for integrated circuit communication controller | |
| US20020103988A1 (en) | Microprocessor with integrated interfaces to system memory and multiplexed input/output bus | |
| JPS6344734A (ja) | 半導体装置 | |
| US5740385A (en) | Low load host/PCI bus bridge | |
| US4839820A (en) | Monolithic semi-custom LSI | |
| JPH0574862B2 (ja) | ||
| US5363494A (en) | Bus interface circuit for connecting bus lines having different bit ranges | |
| US5179694A (en) | Data processor in which external sync signal may be selectively inhibited | |
| JP3015428B2 (ja) | 並列計算機 | |
| US5497482A (en) | Data processor in which external sync signal may be selectively inhibited | |
| JP2967825B2 (ja) | マイクロコンピュータ | |
| JPH03238694A (ja) | 半導体メモリ | |
| KR900008796B1 (ko) | 반주문형 시스템 lsi | |
| JP2716284B2 (ja) | 半導体集積回路 | |
| JPS6252336B2 (ja) | ||
| JPH0237067Y2 (ja) | ||
| KR100238179B1 (ko) | 범용성을 갖는 데이터경로 제어장치 | |
| JPS59168550A (ja) | 情報処理装置 | |
| JPS63215052A (ja) | 半導体集積回路装置 | |
| JPH03118652A (ja) | 集積回路の制御信号切換装置 | |
| JPH02148244A (ja) | マイクロプロセッサ | |
| JPS63161655A (ja) | 半導体集積回路 | |
| JPS6022356A (ja) | 大規模集積回路 |