JPH0393272A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0393272A JPH0393272A JP23061889A JP23061889A JPH0393272A JP H0393272 A JPH0393272 A JP H0393272A JP 23061889 A JP23061889 A JP 23061889A JP 23061889 A JP23061889 A JP 23061889A JP H0393272 A JPH0393272 A JP H0393272A
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- drain
- type
- oxide film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ＭＯＳＬＳＩに関し，
静１破壊を防止することを目的とし，
−導電型の半導体基板上の所定の位置に設け．かつ所定
の大きさを有し，その下部に高濃度にドープした一導電
型のチャネルストッパを有するフィールド酸化膜により
区画したトランジスタ領域内に反対導電型のソースおよ
びドレインを形成し、ソース−ドレイン間の半導体基板
上にゲート酸化膜を設け，該ゲート酸化膜上にゲート電
極を形成したＭＯＳＬＳＩにおいて．フィールド酸化膜
およびその直下のチャネルストッパとソースまたはドレ
インとが合する部分に，所定の幅で．かつソースまたは
ドレインおよびチャネルストッパよりも深く形成した反
対導電型の領域を設けるように構威する． 〔産業上の利用分野〕 本発明は．半導体装置．特に，ＭＯＳＬＳＩに関する． ＭＯＳＬＳＩでは．高集積化が進み．設計寸法が微細化
するのに伴って，静電気対策が必要とされるようになっ
てきた． 〔従来の技術〕 第２図は，通常のＭＯＳＬＳＩの出力部の回路を示す図
である． 出力は，ＭＯＳ｝ランジスタによって駆動するため．そ
の出力端子は，ＭＯＳ｝ランジスタのソースまたはドレ
インに接続される事が必要である．出力端子は当然のこ
とながら，ＩＣの外部につながっているため．静電気に
よる影響を受けやすく，ソースまたはドレインの拡散層
部分が静電気により破壊されやすい． 第３図は，静電気対策を施した従来のＭＯＳＬＳｌの基
本セルを構威するＭＯＳＦＥＴを示す図である． 第３図（ａ）は平面を示す図であり，同図（ｂ）はｚ−
ｚ’斜断面を示す図である． 第３図（ａ）および（ｂ）において．２０１はトランジ
スタ領域，２０２はソース配線層，２０３はポリＳｉゲ
ート，２０４はドレイン配線層，２０５゛はソースコン
タクト部．２０６はドレインコンタクト部，２０７はＳ
ｉ基板，２０８はドレイン，２０９はチャネルストッパ
．２１０はフィールド酸化膜，２ｌ１はＰＳＧ膜である
． トランジスタ領域２０１は，ＭＯＳＬＳＩの基本セルを
構威し．その中のＰ一型Ｓｉ基板４２０７上にＮ０型ソ
ース．ポリＳｉゲートおよびＮ４型ドレインから戒るｎ
チャネルＭＯＳＦＥＴが形成されている． ソース配線層２０２は，＾ｌなどから威り，ソースコン
タクト部２０５でＮ０型ソースと接続されており．Ｎ９
型ソースと外部とを接続するためのものである． ポリＳｉゲート２０３は Ｎ ′″型ソース−Ｎ′″型
ドレイン間のＰ一型Ｓｉ基板２０７上にゲート酸化膜を
介して形成されている． ドレイン配線層２０４は， Ａｔなどから威り，ドレイ
ンコンタクト部２０６でＮ′″型ドレインと接続されて
おり，Ｎ゛型ドレインと外部とを接続するためのもので
ある． ソースコンタクト部２０５は．Ｎ０型ゾースとソース配
線層２０２とを接続するためのものである． ドレインコンタクト部２０６は，Ｎ０型ドレインとドレ
イン配線層２０４とを接続するためのものである． Ｓｉ基板２０７は．この例ではＰ型不純物を低濃度にド
ープしたＰ一型Ｓｉである． ドレイン２０８は．Ｎ型不純物を高濃度にドープしたＮ
゛型である． チャネルストッパ２０９は．フィールド酸化膜２１０を
形戒する前にＳｔｓＮａ膜をマスクとしてＳｉ基板２０
７の表面に８９をイオン注入して形成したＰ゜型領域で
ある． フィールド酸化膜２１Ｇは．通常のＬＯＣＯＳ法により
形或する． ｐｓｃ膜２１１は，表面保ＩＩＩである．以下．第３図
を用いて．本従来例を説明する．第３図（ａ）に示すよ
うに．本従来例のＭＯＳＦＥＴでは Ｎ ４型ソースお
よびＮ゜型ドレインを互Ｎ１に噛み合う櫛歯状に形成し
，その間を縫うようにポリＳｉゲート２０３を設けてい
る．このような構造にすると．Ｎ゛型ソースとＰ一型Ｓ
ｔ基板２０７とが形成するＰＮ接合が長くなると共に，
Ｎ゛型ドレインとＰ一型Ｓｉ基板２０７とが形戒するＰ
Ｎ接合も長くなる．したがって，Ｎ０型ソースに静電気
による過電流が流れてＮ０型ソースとＰ一型Ｓｔ基板２
０７とが形成するＰＮ接合がプレークダウンしても．電
流が接合の一部に集中することがないので．そこでの接
合破壊は生じない．同様に，Ｎ゜型ドレインに静電気に
よる過電流が流れてＮ゛型ドレインとＰ一型Ｓｉ基板２
０７とが形戒するＰＮ接合がブレークダウンしても，電
流が接合の一部に集中することがないので．そこでの接
合破壊は生じない． 〔発明が解決しようとする課題〕 前述したように，従来例のＭＯ Ｓ Ｆ ＥＴでも．ソ
ースおよびドレインの形状を工夫することにより，通常
の静電破壊から素子をある程度保護することはできる． しかしながら．従来例のＭＯＳＦＥＴには，前述したも
のとは別のメカニズムによる静電破壊が発生する，とい
う問題がある． 以下．従来例の平面を示す第３図（ａ）の２−２゛斜断
面を示す第３図（ｂ）を用いて．この問題を説明する． 同図からわかるように，Ｎ９型ドレイン２０Ｂの端部と
フィールド酸化膜２１０の端部およびＰ４型チャネルス
トッパ２０９の端部とは．符号２１２で示した部分で合
している．つまり．Ｎ０型ドレイン２０８の端部とＰ０
型チャネルストッパ２０９の端部とは，符号２１２で示
した部分でＰＮ接合を形成する．しかも．このＰＮ接合
は極めて薄いので，逆バイアスされると電界が集中しや
すい構造となっている． したがって．静電気により外部端子からドレイン配線層
２０４へ正の電荷が流れ込むと，正の電荷はドレインコ
ンタクト部２０６を介してＮ４型ドレイン２０８中へ流
入する．そして．Ｎ９型ドレイン２０８の端部とＰ′″
型チャネルストッパ２０９の端部とで形戒するＰＮ接合
を破壊する．これによる電流通路を，符号２１３で示す
．以上に述べたように．Ｎ９型ドレイン２０８の端部と
Ｐ０型チャネルストッパ２０９の端部とで形戒するＰＮ
接合が破壊されると．Ｐ０型チャネルストッパ２０９は
．もはやその機能を果たすことができなくなるので，リ
ーク電流が流れ，ＭＯＳＬＳＩは正常な動作を行うこと
ができなくなる．という問題が生じる． 本発明は．上記の問題点を解決するためになされたもの
であり．静電破壊を防止した．半導体装置．特に，ＭＯ
ＳＬＳＩを提供することを目的とする． 〔課題を解決するための手段〕 上記の目的を達威するために．本発明に係る半導体装置
，特に，ＭＯＳＬＳＩは．一導電型の半導体基板上の所
定の位置に設け．かつ所定の大きさを有し．その下部に
高濃度にドープした一導電型のチャネルストッパを有す
るフィールド酸化膜により区画したトランジスタ領域内
に反対導電型のンースおよびドレインを形成し，ソース
ードレイン間の半導体基板上にゲート酸化膜を設け，該
ゲート酸化膜上にゲート電極を形成したＭＯＳＬＳｌに
おいて，フィールド酸化膜およびその直下のチャネルス
トッパとソースまたはドレインとが合する部分を包含し
，所定の幅で，かつソースまたはドレインおよびチャネ
ルストッパよりも深く形成した反対導電型の領域を設け
るように構威する． 〔作 用〕 本発明に係る半導体装置．特に，ＭＯＳＬＳＩでは．フ
ィールド酸化膜およびその直下のチャネルストシパとド
レインとが合する部分を包含し，かつドレインおよびチ
ャネルストッパよりも深く形成したドレインと同導電型
の領域（以下，「ウェル』という．）を設けているので
，ドレインの端部とドレインと反対導電型のチャネルス
トフパの端部とは，従来例のように薄いＰＮ接合を形或
することなく，ウェルとチャネルストフパとで厚いＰＮ
接合を形成する．したがって．このＰＮ接合は，逆バイ
アスされても電界が集中することがない．つまり．静電
気により外部端子から正の電荷カドレイン配線層を介し
てドレイン中へ流入しても．ウェルとチャネルストフパ
とで形成するＰＮ接合を破壊することはない． 〔実 施 例〕 第１図は本発明の一実施例を示す図であり，同図（ａ）
は平面図，同図（ｂ）はｘ−ｘ’断面図，同図（ｃ）は
Ｙ−Ｙ’断面図である． 第１図（ａ）〜（Ｃ）において，１０１はトランジスタ
領域．１０２はソース配線層．１０３はポリｓｉゲー｝
，１０４はドレイン配線層，ｌ０５はソースコンタクト
部．１０６はドレインコンタクト部．１０７はＮウェル
，ｌ０８はｓｉ基板，ｌ０９はドレイン．１１０はチャ
ネルストッパ，１１ｌはフィールド酸化膜．１１２はＰ
ＳＧ膜．ｌｌ３はソース，１１４はゲート酸化膜である
．トランジスタ領域１０１は，ＭＯＳＬＳＩの基本セル
を構威し，その中のＰ一型ＳＩ基板１０８上にＮ１型ソ
ース，ポリ別ゲートおよびＮ″″型ドレインから威るｎ
チャネルＭＯＳＦＥＴが形成されている． ソース配線層１０２は，＾ｌなどから威り，ソースコン
タクト部１０５でＮ０型ソースと接続されており．Ｎ゛
型ソースと外部とを接続するためのものである． ポリＳｉゲート１０３は，Ｎ０型ソースーＮ４型ドレイ
ン間のＰ一型Ｓｉ基板１０８上にゲート酸化膜１１４を
介して形成されている． ドレイン配線層１０４は，＾ｌなどから威り，ドレイン
コンタクト部１０６でＮ０型ドレインと接続されており
Ｎ ４型ドレインと外部とを接続するためのものであ
る． ソースコンタクト部１０５は．Ｎ０型ソースとソース配
線層１０２とを接続するためのものである． 一ドレインコンタクト部１０６は，Ｎ０型ドレインとド
レイン配線層１０４とを接続するためのものである． Ｎウェル１０７は．フィールド酸化膜１１１およびその
直下のＰ９型チャネルストッパｌｌＯとＮ０型ドレイン
１０９とが合する部分を包含し，かつＮ０型ドレイン１
０９およびＰ０型チャネルストッパ１１０よりも深く形
成したＮ一型の領域である． Ｓｉ基板１０８は．本実施例ではＰ型不純物を低濃度に
ドープしたＰ一型Ｓｉを用いている．ドレイン１０９は
，Ｎ型不純物を高濃度にドープしたＮ０型である． チャネルストッパ１１０は．フィールド酸化膜１１１を
形成する前にＳｉｓＮｓ膜をマスクとしてＳｉ基板１０
８の表面にＢ゛をイオン注入して形成したＰ４型頷域で
ある． フィールド酸化膜１１１は，通常のＬＯＣＯＳ法により
形成する． ＰＳＧ膜１１２は，表面保護膜である．ソース１１３は
．Ｎ型不純物を高濃度にドープしたＮ０型である． ゲート酸化膜１１４は．Ｎ０型ソースーＮ・型ドレイン
間のＰ一型Ｓｉ基板１０８上に形成され．その上にポリ
Ｓｉゲー｝１０３が設けられる．以下．第１図を用いて
．本発明の一実施例を説明する． 第１図（ａ）に示すように．本実施例のＭＯＳＦＥＴも
，従来例と同様に，Ｎ４型ソースおよびＮ゜型ドレイン
を互いに噛み合う櫛歯状に形成し．その間を縫うように
ポリＳ１ゲート１０３を設けている．この構造にするこ
とにより．Ｎ０型ソースとＰ一型Ｓｉ基板１０８とが形
成するＰＮ接合およびＮ０型ドレインとＰ一型Ｓｉ基板
１０８とが形處するＰＮ接合が静電気による過電流で破
壊されるのを防止することができる． 本実施例では．この構造に加えて．フィールド酸化膜１
１１およびその直下のＰ′″型チャネルストッパ１１０
とＮ１型ドレイン１０９とが合する部分を包含し．かつ
Ｎ０型ドレイン１０９および−Ｐ”型チャネルストッパ
１１０よりも深く形戒したＮ一型の領域であるＮウェル
１０７を形成している．Ｎウェル１０７を形成する位置
およびその平面形状は，第１図（ａ）に示すとおりであ
り．その断面形状を同図（ｂ）に示す． Ｎウェル１０７を形成すると．Ｎ．。型ドレイン１０９
の端部とＰ０型チャネルストッパ１１０の端部とは，従
来例のように薄いＰＮ接合を形成することな＜，Ｎウェ
ル１０７とＰ０型チャネルストッパ１１０とで揮いＰＮ
接合を形成する．したがって，このＰＮ接合は，逆バイ
アスされても電界が集中することがないので．静電気に
より外部端子から正の電荷がドレイン配線層１０４を介
してＮ゛型ドレイン１０９中へ流入しても，Ｎウエル１
０７とＰ′″型チャネルストツバ１１０とで形戒するＰ
Ｎ接合を破壊することはない．ここで注意すべきことは
，フィールド酸化膜１１１およびその直下のＰ゜型チャ
ネルストッパ１１０とＮ０型ドレイン１０９とが合する
部分の全てを包含するようにＮウエル１０７を形成しよ
うとすると，ポリＳｉゲート１０３の端部の直下までＮ
ウェルを形成しなければならない．そうすると，短チャ
ネル効果が発生し，ＭＯＳＦＥＴに悪影響を与えること
となる点である． これを防ぐためには．第１図（ａ）に示すように．Ｎウ
ェル１０７の形状はそのままとし，ポリＳｉゲート１０
３の端部を幅広にして，Ｎウエル１０７と重ね合わさる
ようにすればよい．その断面を第１図（ｃ）に示す． 〔発明の効果〕 本発明によれば，フィールド酸化膜およびその直下のチ
ャネルストッパとドレインとが合する部分を包含し，か
つドレインおよびチャネルストッパよりも深く形成した
ドレインと同導電型の領域を設けているので，ドレイン
の端部とドレインと反対導電型のチャネルストッパの端
部とは，厚いＰＮ接合を形成し．逆バイアスされても電
界が集中することがない．したがって．静電気により外
部端子から正の電荷がドレイン配線層を介してドレイン
中へ流入しても．接合破壊が生じない．これにより，半
導体装置の静電耐圧が向上する．また，前記の領域は，
ＣＭＯＳの反対導電型チャネルを有するＭＯＳＦＥＴ用
のウェルを形成するのと同一の工程で形戒することがで
きるので，工程数が増大することはない．
の大きさを有し，その下部に高濃度にドープした一導電
型のチャネルストッパを有するフィールド酸化膜により
区画したトランジスタ領域内に反対導電型のソースおよ
びドレインを形成し、ソース−ドレイン間の半導体基板
上にゲート酸化膜を設け，該ゲート酸化膜上にゲート電
極を形成したＭＯＳＬＳＩにおいて．フィールド酸化膜
およびその直下のチャネルストッパとソースまたはドレ
インとが合する部分に，所定の幅で．かつソースまたは
ドレインおよびチャネルストッパよりも深く形成した反
対導電型の領域を設けるように構威する． 〔産業上の利用分野〕 本発明は．半導体装置．特に，ＭＯＳＬＳＩに関する． ＭＯＳＬＳＩでは．高集積化が進み．設計寸法が微細化
するのに伴って，静電気対策が必要とされるようになっ
てきた． 〔従来の技術〕 第２図は，通常のＭＯＳＬＳＩの出力部の回路を示す図
である． 出力は，ＭＯＳ｝ランジスタによって駆動するため．そ
の出力端子は，ＭＯＳ｝ランジスタのソースまたはドレ
インに接続される事が必要である．出力端子は当然のこ
とながら，ＩＣの外部につながっているため．静電気に
よる影響を受けやすく，ソースまたはドレインの拡散層
部分が静電気により破壊されやすい． 第３図は，静電気対策を施した従来のＭＯＳＬＳｌの基
本セルを構威するＭＯＳＦＥＴを示す図である． 第３図（ａ）は平面を示す図であり，同図（ｂ）はｚ−
ｚ’斜断面を示す図である． 第３図（ａ）および（ｂ）において．２０１はトランジ
スタ領域，２０２はソース配線層，２０３はポリＳｉゲ
ート，２０４はドレイン配線層，２０５゛はソースコン
タクト部．２０６はドレインコンタクト部，２０７はＳ
ｉ基板，２０８はドレイン，２０９はチャネルストッパ
．２１０はフィールド酸化膜，２ｌ１はＰＳＧ膜である
． トランジスタ領域２０１は，ＭＯＳＬＳＩの基本セルを
構威し．その中のＰ一型Ｓｉ基板４２０７上にＮ０型ソ
ース．ポリＳｉゲートおよびＮ４型ドレインから戒るｎ
チャネルＭＯＳＦＥＴが形成されている． ソース配線層２０２は，＾ｌなどから威り，ソースコン
タクト部２０５でＮ０型ソースと接続されており．Ｎ９
型ソースと外部とを接続するためのものである． ポリＳｉゲート２０３は Ｎ ′″型ソース−Ｎ′″型
ドレイン間のＰ一型Ｓｉ基板２０７上にゲート酸化膜を
介して形成されている． ドレイン配線層２０４は， Ａｔなどから威り，ドレイ
ンコンタクト部２０６でＮ′″型ドレインと接続されて
おり，Ｎ゛型ドレインと外部とを接続するためのもので
ある． ソースコンタクト部２０５は．Ｎ０型ゾースとソース配
線層２０２とを接続するためのものである． ドレインコンタクト部２０６は，Ｎ０型ドレインとドレ
イン配線層２０４とを接続するためのものである． Ｓｉ基板２０７は．この例ではＰ型不純物を低濃度にド
ープしたＰ一型Ｓｉである． ドレイン２０８は．Ｎ型不純物を高濃度にドープしたＮ
゛型である． チャネルストッパ２０９は．フィールド酸化膜２１０を
形戒する前にＳｔｓＮａ膜をマスクとしてＳｉ基板２０
７の表面に８９をイオン注入して形成したＰ゜型領域で
ある． フィールド酸化膜２１Ｇは．通常のＬＯＣＯＳ法により
形或する． ｐｓｃ膜２１１は，表面保ＩＩＩである．以下．第３図
を用いて．本従来例を説明する．第３図（ａ）に示すよ
うに．本従来例のＭＯＳＦＥＴでは Ｎ ４型ソースお
よびＮ゜型ドレインを互Ｎ１に噛み合う櫛歯状に形成し
，その間を縫うようにポリＳｉゲート２０３を設けてい
る．このような構造にすると．Ｎ゛型ソースとＰ一型Ｓ
ｔ基板２０７とが形成するＰＮ接合が長くなると共に，
Ｎ゛型ドレインとＰ一型Ｓｉ基板２０７とが形戒するＰ
Ｎ接合も長くなる．したがって，Ｎ０型ソースに静電気
による過電流が流れてＮ０型ソースとＰ一型Ｓｔ基板２
０７とが形成するＰＮ接合がプレークダウンしても．電
流が接合の一部に集中することがないので．そこでの接
合破壊は生じない．同様に，Ｎ゜型ドレインに静電気に
よる過電流が流れてＮ゛型ドレインとＰ一型Ｓｉ基板２
０７とが形戒するＰＮ接合がブレークダウンしても，電
流が接合の一部に集中することがないので．そこでの接
合破壊は生じない． 〔発明が解決しようとする課題〕 前述したように，従来例のＭＯ Ｓ Ｆ ＥＴでも．ソ
ースおよびドレインの形状を工夫することにより，通常
の静電破壊から素子をある程度保護することはできる． しかしながら．従来例のＭＯＳＦＥＴには，前述したも
のとは別のメカニズムによる静電破壊が発生する，とい
う問題がある． 以下．従来例の平面を示す第３図（ａ）の２−２゛斜断
面を示す第３図（ｂ）を用いて．この問題を説明する． 同図からわかるように，Ｎ９型ドレイン２０Ｂの端部と
フィールド酸化膜２１０の端部およびＰ４型チャネルス
トッパ２０９の端部とは．符号２１２で示した部分で合
している．つまり．Ｎ０型ドレイン２０８の端部とＰ０
型チャネルストッパ２０９の端部とは，符号２１２で示
した部分でＰＮ接合を形成する．しかも．このＰＮ接合
は極めて薄いので，逆バイアスされると電界が集中しや
すい構造となっている． したがって．静電気により外部端子からドレイン配線層
２０４へ正の電荷が流れ込むと，正の電荷はドレインコ
ンタクト部２０６を介してＮ４型ドレイン２０８中へ流
入する．そして．Ｎ９型ドレイン２０８の端部とＰ′″
型チャネルストッパ２０９の端部とで形戒するＰＮ接合
を破壊する．これによる電流通路を，符号２１３で示す
．以上に述べたように．Ｎ９型ドレイン２０８の端部と
Ｐ０型チャネルストッパ２０９の端部とで形戒するＰＮ
接合が破壊されると．Ｐ０型チャネルストッパ２０９は
．もはやその機能を果たすことができなくなるので，リ
ーク電流が流れ，ＭＯＳＬＳＩは正常な動作を行うこと
ができなくなる．という問題が生じる． 本発明は．上記の問題点を解決するためになされたもの
であり．静電破壊を防止した．半導体装置．特に，ＭＯ
ＳＬＳＩを提供することを目的とする． 〔課題を解決するための手段〕 上記の目的を達威するために．本発明に係る半導体装置
，特に，ＭＯＳＬＳＩは．一導電型の半導体基板上の所
定の位置に設け．かつ所定の大きさを有し．その下部に
高濃度にドープした一導電型のチャネルストッパを有す
るフィールド酸化膜により区画したトランジスタ領域内
に反対導電型のンースおよびドレインを形成し，ソース
ードレイン間の半導体基板上にゲート酸化膜を設け，該
ゲート酸化膜上にゲート電極を形成したＭＯＳＬＳｌに
おいて，フィールド酸化膜およびその直下のチャネルス
トッパとソースまたはドレインとが合する部分を包含し
，所定の幅で，かつソースまたはドレインおよびチャネ
ルストッパよりも深く形成した反対導電型の領域を設け
るように構威する． 〔作 用〕 本発明に係る半導体装置．特に，ＭＯＳＬＳＩでは．フ
ィールド酸化膜およびその直下のチャネルストシパとド
レインとが合する部分を包含し，かつドレインおよびチ
ャネルストッパよりも深く形成したドレインと同導電型
の領域（以下，「ウェル』という．）を設けているので
，ドレインの端部とドレインと反対導電型のチャネルス
トフパの端部とは，従来例のように薄いＰＮ接合を形或
することなく，ウェルとチャネルストフパとで厚いＰＮ
接合を形成する．したがって．このＰＮ接合は，逆バイ
アスされても電界が集中することがない．つまり．静電
気により外部端子から正の電荷カドレイン配線層を介し
てドレイン中へ流入しても．ウェルとチャネルストフパ
とで形成するＰＮ接合を破壊することはない． 〔実 施 例〕 第１図は本発明の一実施例を示す図であり，同図（ａ）
は平面図，同図（ｂ）はｘ−ｘ’断面図，同図（ｃ）は
Ｙ−Ｙ’断面図である． 第１図（ａ）〜（Ｃ）において，１０１はトランジスタ
領域．１０２はソース配線層．１０３はポリｓｉゲー｝
，１０４はドレイン配線層，ｌ０５はソースコンタクト
部．１０６はドレインコンタクト部．１０７はＮウェル
，ｌ０８はｓｉ基板，ｌ０９はドレイン．１１０はチャ
ネルストッパ，１１ｌはフィールド酸化膜．１１２はＰ
ＳＧ膜．ｌｌ３はソース，１１４はゲート酸化膜である
．トランジスタ領域１０１は，ＭＯＳＬＳＩの基本セル
を構威し，その中のＰ一型ＳＩ基板１０８上にＮ１型ソ
ース，ポリ別ゲートおよびＮ″″型ドレインから威るｎ
チャネルＭＯＳＦＥＴが形成されている． ソース配線層１０２は，＾ｌなどから威り，ソースコン
タクト部１０５でＮ０型ソースと接続されており．Ｎ゛
型ソースと外部とを接続するためのものである． ポリＳｉゲート１０３は，Ｎ０型ソースーＮ４型ドレイ
ン間のＰ一型Ｓｉ基板１０８上にゲート酸化膜１１４を
介して形成されている． ドレイン配線層１０４は，＾ｌなどから威り，ドレイン
コンタクト部１０６でＮ０型ドレインと接続されており
Ｎ ４型ドレインと外部とを接続するためのものであ
る． ソースコンタクト部１０５は．Ｎ０型ソースとソース配
線層１０２とを接続するためのものである． 一ドレインコンタクト部１０６は，Ｎ０型ドレインとド
レイン配線層１０４とを接続するためのものである． Ｎウェル１０７は．フィールド酸化膜１１１およびその
直下のＰ９型チャネルストッパｌｌＯとＮ０型ドレイン
１０９とが合する部分を包含し，かつＮ０型ドレイン１
０９およびＰ０型チャネルストッパ１１０よりも深く形
成したＮ一型の領域である． Ｓｉ基板１０８は．本実施例ではＰ型不純物を低濃度に
ドープしたＰ一型Ｓｉを用いている．ドレイン１０９は
，Ｎ型不純物を高濃度にドープしたＮ０型である． チャネルストッパ１１０は．フィールド酸化膜１１１を
形成する前にＳｉｓＮｓ膜をマスクとしてＳｉ基板１０
８の表面にＢ゛をイオン注入して形成したＰ４型頷域で
ある． フィールド酸化膜１１１は，通常のＬＯＣＯＳ法により
形成する． ＰＳＧ膜１１２は，表面保護膜である．ソース１１３は
．Ｎ型不純物を高濃度にドープしたＮ０型である． ゲート酸化膜１１４は．Ｎ０型ソースーＮ・型ドレイン
間のＰ一型Ｓｉ基板１０８上に形成され．その上にポリ
Ｓｉゲー｝１０３が設けられる．以下．第１図を用いて
．本発明の一実施例を説明する． 第１図（ａ）に示すように．本実施例のＭＯＳＦＥＴも
，従来例と同様に，Ｎ４型ソースおよびＮ゜型ドレイン
を互いに噛み合う櫛歯状に形成し．その間を縫うように
ポリＳ１ゲート１０３を設けている．この構造にするこ
とにより．Ｎ０型ソースとＰ一型Ｓｉ基板１０８とが形
成するＰＮ接合およびＮ０型ドレインとＰ一型Ｓｉ基板
１０８とが形處するＰＮ接合が静電気による過電流で破
壊されるのを防止することができる． 本実施例では．この構造に加えて．フィールド酸化膜１
１１およびその直下のＰ′″型チャネルストッパ１１０
とＮ１型ドレイン１０９とが合する部分を包含し．かつ
Ｎ０型ドレイン１０９および−Ｐ”型チャネルストッパ
１１０よりも深く形戒したＮ一型の領域であるＮウェル
１０７を形成している．Ｎウェル１０７を形成する位置
およびその平面形状は，第１図（ａ）に示すとおりであ
り．その断面形状を同図（ｂ）に示す． Ｎウェル１０７を形成すると．Ｎ．。型ドレイン１０９
の端部とＰ０型チャネルストッパ１１０の端部とは，従
来例のように薄いＰＮ接合を形成することな＜，Ｎウェ
ル１０７とＰ０型チャネルストッパ１１０とで揮いＰＮ
接合を形成する．したがって，このＰＮ接合は，逆バイ
アスされても電界が集中することがないので．静電気に
より外部端子から正の電荷がドレイン配線層１０４を介
してＮ゛型ドレイン１０９中へ流入しても，Ｎウエル１
０７とＰ′″型チャネルストツバ１１０とで形戒するＰ
Ｎ接合を破壊することはない．ここで注意すべきことは
，フィールド酸化膜１１１およびその直下のＰ゜型チャ
ネルストッパ１１０とＮ０型ドレイン１０９とが合する
部分の全てを包含するようにＮウエル１０７を形成しよ
うとすると，ポリＳｉゲート１０３の端部の直下までＮ
ウェルを形成しなければならない．そうすると，短チャ
ネル効果が発生し，ＭＯＳＦＥＴに悪影響を与えること
となる点である． これを防ぐためには．第１図（ａ）に示すように．Ｎウ
ェル１０７の形状はそのままとし，ポリＳｉゲート１０
３の端部を幅広にして，Ｎウエル１０７と重ね合わさる
ようにすればよい．その断面を第１図（ｃ）に示す． 〔発明の効果〕 本発明によれば，フィールド酸化膜およびその直下のチ
ャネルストッパとドレインとが合する部分を包含し，か
つドレインおよびチャネルストッパよりも深く形成した
ドレインと同導電型の領域を設けているので，ドレイン
の端部とドレインと反対導電型のチャネルストッパの端
部とは，厚いＰＮ接合を形成し．逆バイアスされても電
界が集中することがない．したがって．静電気により外
部端子から正の電荷がドレイン配線層を介してドレイン
中へ流入しても．接合破壊が生じない．これにより，半
導体装置の静電耐圧が向上する．また，前記の領域は，
ＣＭＯＳの反対導電型チャネルを有するＭＯＳＦＥＴ用
のウェルを形成するのと同一の工程で形戒することがで
きるので，工程数が増大することはない．
第１図は本発明の一実施例を示す図，
第２図はＭＯＳＬＳＩの出力部の回路を示す図．第３図
は従来例を示す図 である． 第１図において ｌ０１：トランジスタ領域 １０２：ソース配線層 ｌ０３：ボリＳｉゲート ｌ０４：ドレイン配線層 １０５：ソースコンタクト部 １０６：ドレインコンタクト部 １０７：Ｎウェル １０８：Ｓｉ基板 １０９：ドレイン ｌｌＯ：チャネルストッパ １１１：フィールド酸化膜 １１２：ＰＳＧ膜 ｌ１３：ソース １ｌ４：ゲート酸化膜 Ｖｃｃ ＭＯＳＬＳＩの出力部の回路 第 ２ 図
は従来例を示す図 である． 第１図において ｌ０１：トランジスタ領域 １０２：ソース配線層 ｌ０３：ボリＳｉゲート ｌ０４：ドレイン配線層 １０５：ソースコンタクト部 １０６：ドレインコンタクト部 １０７：Ｎウェル １０８：Ｓｉ基板 １０９：ドレイン ｌｌＯ：チャネルストッパ １１１：フィールド酸化膜 １１２：ＰＳＧ膜 ｌ１３：ソース １ｌ４：ゲート酸化膜 Ｖｃｃ ＭＯＳＬＳＩの出力部の回路 第 ２ 図
Claims (2)
- （１）一導電型の半導体基板上の所定の位置に設け、か
つ所定の大きさを有し、その下部に高濃度にドープした
一導電型のチャネルストッパを有するフィールド酸化膜
により区画したトランジスタ領域内に反対導電型のソー
スおよびドレインを形成し、ソース−ドレイン間の半導
体基板上にゲート酸化膜を設け、該ゲート酸化膜上にゲ
ート電極を形成したＭＯＳＬＳＩにおいて、 フィールド酸化膜（１１１）およびその直下のチャネル
ストッパ（１１０）とソースまたはドレイン（１０９）
とが合する部分に、所定の幅で、かつソースまたはドレ
イン（１０９）およびチャネルストッパ（１１０）より
も深く形成した反対導電型の領域（１０７）を設けた ことを特徴とする半導体装置。 - （２）フィールド酸化膜（１１１）およびその直下のチ
ャネルストッパ（１１０）とドレイン（１０９）とが合
する部分を包含し、所定の幅で、かつドレイン（１０９
）およびチャネルストッパ（１１０）よりも深く形成し
た反対導電型の領域（１０７）と部分的に重なり合うよ
うにゲート電極（１０３）の端部の幅を広くした ことを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23061889A JPH0393272A (ja) | 1989-09-06 | 1989-09-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23061889A JPH0393272A (ja) | 1989-09-06 | 1989-09-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0393272A true JPH0393272A (ja) | 1991-04-18 |
Family
ID=16910593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23061889A Pending JPH0393272A (ja) | 1989-09-06 | 1989-09-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0393272A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980053431A (ko) * | 1996-12-26 | 1998-09-25 | 김주용 | 반도체 소자의 트랜지스터 |
| EP0851494A3 (en) * | 1996-12-27 | 2000-03-08 | Nec Corporation | Semiconductor device having a protection circuit |
Citations (4)
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|---|---|---|---|---|
| JPS52135685A (en) * | 1976-05-10 | 1977-11-12 | Nec Corp | Semiconductor device |
| JPS5710247A (en) * | 1980-06-23 | 1982-01-19 | Nec Corp | Semiconductor device |
| JPS6267876A (ja) * | 1985-09-20 | 1987-03-27 | Sony Corp | 半導体装置の製造方法 |
| JPS6373669A (ja) * | 1986-09-17 | 1988-04-04 | Fujitsu Ltd | Ｍｉｓ型半導体装置及びその製造方法 |
-
1989
- 1989-09-06 JP JP23061889A patent/JPH0393272A/ja active Pending
Patent Citations (4)
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| KR100305417B1 (ko) * | 1996-12-27 | 2001-11-30 | 가네꼬 히사시 | 보호회로를가지고있는반도체장치 |
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