JPH0462875A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0462875A JPH0462875A JP2166230A JP16623090A JPH0462875A JP H0462875 A JPH0462875 A JP H0462875A JP 2166230 A JP2166230 A JP 2166230A JP 16623090 A JP16623090 A JP 16623090A JP H0462875 A JPH0462875 A JP H0462875A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- bird
- beak
- isolation oxide
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、基板上に形成された低電圧系ＭＯ３型トラン
ジスタと、基板上に形成された高耐圧系ＭＯ３型トラン
ジスタからなる半導体装置において、素子分離用酸化膜
の構造が異なることに関する。
ジスタと、基板上に形成された高耐圧系ＭＯ３型トラン
ジスタからなる半導体装置において、素子分離用酸化膜
の構造が異なることに関する。
本発明は、５Ｖ系ト４０Ｓ型１−ランジスタ領域の素子
分離用酸化膜のバーズビーク長に比べ、高耐圧系ＭＯ３
型トランジスタ領域の素子分離用酸化膜のバーズビーク
長を長くゲート電極端と素子分離用酸化膜のバーズビー
ク端との位置を一致させたことにより、高耐圧系トラン
ジスタの電界緩和用に用いられる素子分離用酸化膜のバ
ーズビーク端とゲート電極とのアライメントずれによる
高耐圧系トランジスタの特性の変動を抑制し、セルサイ
ズの縮小を可能としたものである。
分離用酸化膜のバーズビーク長に比べ、高耐圧系ＭＯ３
型トランジスタ領域の素子分離用酸化膜のバーズビーク
長を長くゲート電極端と素子分離用酸化膜のバーズビー
ク端との位置を一致させたことにより、高耐圧系トラン
ジスタの電界緩和用に用いられる素子分離用酸化膜のバ
ーズビーク端とゲート電極とのアライメントずれによる
高耐圧系トランジスタの特性の変動を抑制し、セルサイ
ズの縮小を可能としたものである。
従来のｎチャネル高耐圧トランジスタのチャネル方向断
面図を第２図に示す。半導体基板１表面付近の高耐圧ト
ランジスタ領域に素子分離用酸化膜１２を設け、素子分
離用酸化膜１２に囲まれた領域にゲート酸化膜７を設け
、ゲート酸化膜７を介して素子分離用酸化膜１２上の一
部にまで延在するゲート電極８を設け、ゲート電極８の
両側に、平行して並ぶ素子分離用酸化膜１２の外側に半
導体基板と逆導電型のソース９、ドレイン１０を設ける
ことにより高耐圧トランジスタを形成し、さらに５■系
トランジスタ領域に、素子分離用酸化膜１２を選択的に
設け、素子分離用酸化膜１２に囲まれた領域に、ゲート
酸化膜７を設り、さらにゲート電極８ソース９．ドレイ
ン１０を設けることにより５Ｖ系トランジスタを形成し
ていた。
面図を第２図に示す。半導体基板１表面付近の高耐圧ト
ランジスタ領域に素子分離用酸化膜１２を設け、素子分
離用酸化膜１２に囲まれた領域にゲート酸化膜７を設け
、ゲート酸化膜７を介して素子分離用酸化膜１２上の一
部にまで延在するゲート電極８を設け、ゲート電極８の
両側に、平行して並ぶ素子分離用酸化膜１２の外側に半
導体基板と逆導電型のソース９、ドレイン１０を設ける
ことにより高耐圧トランジスタを形成し、さらに５■系
トランジスタ領域に、素子分離用酸化膜１２を選択的に
設け、素子分離用酸化膜１２に囲まれた領域に、ゲート
酸化膜７を設り、さらにゲート電極８ソース９．ドレイ
ン１０を設けることにより５Ｖ系トランジスタを形成し
ていた。
しかし、従来の技術では高耐圧トランジスタのゲート電
極と素子分離用酸化膜のバーズビーク端とのチャネル方
向のアライメントずれによるオン抵抗の増大を防くため
、チャネル方向のゲート電極を素子分離用酸化膜にオー
バーランプして形成していたため、セルサイズの縮小が
困難であるという問題点を有していた。
極と素子分離用酸化膜のバーズビーク端とのチャネル方
向のアライメントずれによるオン抵抗の増大を防くため
、チャネル方向のゲート電極を素子分離用酸化膜にオー
バーランプして形成していたため、セルサイズの縮小が
困難であるという問題点を有していた。
以上に述べた問題点を解決するために、本発明では、高
耐圧用トランジスタ領域の素子分用酸化膜のバーズビー
ク長を長く形成した。
耐圧用トランジスタ領域の素子分用酸化膜のバーズビー
ク長を長く形成した。
上記の如く形成された半導体装置は、高耐圧トランジス
タのゲート電極端を素子分離用酸化膜のバーズビーク端
と一致するように設計しても、ゲート電極と素子分離用
酸化膜とのアライメントすれによるオン抵抗の増大を緩
和できる。
タのゲート電極端を素子分離用酸化膜のバーズビーク端
と一致するように設計しても、ゲート電極と素子分離用
酸化膜とのアライメントすれによるオン抵抗の増大を緩
和できる。
したがって、高耐圧トランジスタのセルサイズの縮小を
可能とした。
可能とした。
本発明の一実施例を図面に基づいて詳細に説明する。第
１図は本発明のｎチャネルＭＯ３型半導体装置の一実施
例のチャネル方向断面図を示したものである。例えばＰ
型半導体基板１表面付近の５Ｖ系トランジスタ領域２に
バーズビーク長の短い素子分離用酸化１ｌＵ３を選択的
に形成し、Ｐ型半導体基板１表面付近の高耐圧系トラン
ジスタ領域４にバーズビーク長の長い素子分離用酸化膜
５を形成する。ここで、５■トランジスタ領域の素子分
離用酸化膜３は、５Ｖ系トランジスタの狭チャネル効果
等の緒特性が実使用上問題がなければ、高耐圧系トラン
ジスタ領域４の素子分離用酸化膜５と同時に形成しても
よい。さらに、素子分離用酸化膜のバーズビーク長は、
短くする場合は、０．４μｍ〜０．８ｐ程度、長い場合
は１．０μｍ〜１ 、５ ｐｍ程度とする。
１図は本発明のｎチャネルＭＯ３型半導体装置の一実施
例のチャネル方向断面図を示したものである。例えばＰ
型半導体基板１表面付近の５Ｖ系トランジスタ領域２に
バーズビーク長の短い素子分離用酸化１ｌＵ３を選択的
に形成し、Ｐ型半導体基板１表面付近の高耐圧系トラン
ジスタ領域４にバーズビーク長の長い素子分離用酸化膜
５を形成する。ここで、５■トランジスタ領域の素子分
離用酸化膜３は、５Ｖ系トランジスタの狭チャネル効果
等の緒特性が実使用上問題がなければ、高耐圧系トラン
ジスタ領域４の素子分離用酸化膜５と同時に形成しても
よい。さらに、素子分離用酸化膜のバーズビーク長は、
短くする場合は、０．４μｍ〜０．８ｐ程度、長い場合
は１．０μｍ〜１ 、５ ｐｍ程度とする。
次に、高耐圧系トランジスタ領域４の素子分離用酸化膜
５に囲まれた将来チャネルとなる領域６にゲート酸化膜
７を形成し、ゲート酸化膜７を介して、チャネル方向は
素子分離用酸化膜５のバーズビーク端にまで延在し、チ
ャネル幅方向は素子分離用酸化膜」二にまで延在するゲ
ート電極８を形成する。
５に囲まれた将来チャネルとなる領域６にゲート酸化膜
７を形成し、ゲート酸化膜７を介して、チャネル方向は
素子分離用酸化膜５のバーズビーク端にまで延在し、チ
ャネル幅方向は素子分離用酸化膜」二にまで延在するゲ
ート電極８を形成する。
ここで、高耐圧系トランジスタ領域４の素子分離用酸化
膜５のバーズビーク長は長く形成されているため、ゲー
ト電極８と素子分離用酸化膜５のバーズビーク端とのア
ライメントずれによるオン抵抗の増加を緩和できる。次
に素子分離用酸化膜に囲まれた将来チャネルとなる領域
６のチャフル方向の両側に平行して並ぶ素子分離用酸化
膜に囲まれた領域に、ソース９．ドレイン１０を形成し
、ソース９とチャネル領域６およびドレイン１０とチャ
ネル領域６に挟まれた素子分離用酸化膜５の下側にｎ型
不純物拡散領域１１を形成する。さらに５Ｖ系トランジ
スタ領域２にゲート電極８．ソース９、ドレイン１０を
形成する。さらに、ここでは図示しないが必要な箇所に
コンタクトホールを開け、選択的に配線層を形成し、保
護膜を形成する。
膜５のバーズビーク長は長く形成されているため、ゲー
ト電極８と素子分離用酸化膜５のバーズビーク端とのア
ライメントずれによるオン抵抗の増加を緩和できる。次
に素子分離用酸化膜に囲まれた将来チャネルとなる領域
６のチャフル方向の両側に平行して並ぶ素子分離用酸化
膜に囲まれた領域に、ソース９．ドレイン１０を形成し
、ソース９とチャネル領域６およびドレイン１０とチャ
ネル領域６に挟まれた素子分離用酸化膜５の下側にｎ型
不純物拡散領域１１を形成する。さらに５Ｖ系トランジ
スタ領域２にゲート電極８．ソース９、ドレイン１０を
形成する。さらに、ここでは図示しないが必要な箇所に
コンタクトホールを開け、選択的に配線層を形成し、保
護膜を形成する。
以上説明したように、本発明の半導体装置はバーズビー
ク長の異なる素子分離用酸化膜を、５■系と高耐圧系と
で使い分けることが可能であり、また、高耐圧系でバー
ズビーク長の長い素子分離用酸化膜を高耐圧トランジス
タの電界緩和用として用いるとゲート電極と選択的に形
成される素子分離用酸化膜とのアライメンｌ−精度を向
上させることが可能であり、さらに５■系でバーズビー
ク長の短い素子分離用酸化膜を論理回路用トランジスタ
の素子分離用として用いると、実効チャネル幅の縮小に
よるスピードの低下を従来どおり抑制することが可能で
ある。
ク長の異なる素子分離用酸化膜を、５■系と高耐圧系と
で使い分けることが可能であり、また、高耐圧系でバー
ズビーク長の長い素子分離用酸化膜を高耐圧トランジス
タの電界緩和用として用いるとゲート電極と選択的に形
成される素子分離用酸化膜とのアライメンｌ−精度を向
上させることが可能であり、さらに５■系でバーズビー
ク長の短い素子分離用酸化膜を論理回路用トランジスタ
の素子分離用として用いると、実効チャネル幅の縮小に
よるスピードの低下を従来どおり抑制することが可能で
ある。
面図である。
４ ・
・Ｐ型半導体基板
・５■系トランジスタ領域
・バーズビーク長の短い
素子分離用酸化膜
高耐圧系トランジスタ領域
・バーズビーク長の長い
素子分離用酸化膜
６ ・ ・
７ ・ ・
８ ・
９ ・ ・
１０・ ・
１１・ ・
チャネル領域
ゲート酸化膜
デー１〜電極
ソース
ドレイン
ｎ型不純物拡散領域
Claims (1)
- 第１導電型半導体基板表面付近の第１の領域にＬＯＣ
ＯＳ法を用いてバーズビークの短い素子分離用酸化膜を
選択的に設け、前記バーズビークの短い素子分離酸化膜
に囲まれた領域にゲート酸化膜を設け、前記ビーズビー
クの短い素子分離用酸化膜に囲まれた領域を二つに分割
し、かつ前記バーズビークの短い素子分離用酸化膜上の
一部にまで延在するゲート電極を設け、前記バーズビー
クの短い素子分離用酸化膜に囲まれた領域中で前記ゲー
ト電極により分割された２領域に第２導電型不純物拡散
領域を設け、さらに前記第１導電型半導体基板表面付近
の第２の領域にＬＯＣＯＳ法を用いてバーズビークの長
い素子分離用酸化膜を選択的に設け、対抗して並ぶ前記
バーズビークの長い素子分離用酸化膜直下の２領域に第
２導電型不純物拡散領域を設け、前記対抗して並ぶ第２
導電型不純物拡散領域に挟まれた領域の前記半導体基板
表面付近にゲート酸化膜を設け、前記ゲート酸化膜を覆
い前記バーズビークの長い素子分離用酸化膜のバーズビ
ーク上にまで延在するゲート電極を設け、前記対抗して
並ぶ第２導電型不純物拡散領域の外側に隣接するように
ドレインおよびソースを設けたことを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2166230A JPH0462875A (ja) | 1990-06-25 | 1990-06-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2166230A JPH0462875A (ja) | 1990-06-25 | 1990-06-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0462875A true JPH0462875A (ja) | 1992-02-27 |
Family
ID=15827526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2166230A Pending JPH0462875A (ja) | 1990-06-25 | 1990-06-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0462875A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006032958A (ja) * | 2004-07-12 | 2006-02-02 | Taiwan Semiconductor Manufacturing Co Ltd | 低および高電圧トランジスタを備える半導体デバイスのための方法および装置 |
| JP2007105234A (ja) * | 2005-10-13 | 2007-04-26 | Tachikawa Blind Mfg Co Ltd | パネルカーテン |
| EP2572804A3 (en) * | 2011-09-20 | 2017-12-27 | Canon Kabushiki Kaisha | Method of manufacturing an electromechanical transducer |
-
1990
- 1990-06-25 JP JP2166230A patent/JPH0462875A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006032958A (ja) * | 2004-07-12 | 2006-02-02 | Taiwan Semiconductor Manufacturing Co Ltd | 低および高電圧トランジスタを備える半導体デバイスのための方法および装置 |
| JP2007105234A (ja) * | 2005-10-13 | 2007-04-26 | Tachikawa Blind Mfg Co Ltd | パネルカーテン |
| EP2572804A3 (en) * | 2011-09-20 | 2017-12-27 | Canon Kabushiki Kaisha | Method of manufacturing an electromechanical transducer |
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