JPH0394517A - 回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 高速動作ができるが、消費電力が非常に少ない論理回路
を提供することが望ましい。こう云う性質を持つ回路は
、極めて高速のマイクロプロセッサ及びコンピュータ・
システムの性能を著しく高めよう。今日まで、現在の電
子技術の要求に合うのに適する形で、消費電力が少ない
と云う制約の乾囲内で最適の速度を持つことができる回
路は存在していない。

及里旦亘逍 この発明の目的は、新規で改良された論理回路を提供す
ることである。

この発明の別の目的は高速動作ができて、消費電力が少
ない新規で改良された論理回路を提供することである。

この発明の上記並びにその他の目的、特徴並びに利点は
、次に図面について詳しく説明するところから明らかに
なろう。図面全体に亘って、同様な部分には同じ参照数
字及び記号を用いている。

発明の要約 同じ論理動作を行なう従来の回路に比較して、広い範囲
の負荷状態のもとて比較的高速で動作する論理回路を説
明する。この論理回路は事実上一杯の出力電圧の変化を
発生することができる。更に、この論即回路は実際的に
は静止時電力を殆ど消費しない。

更に具体的に云うと、この発明は、論理回路の出力で、
第１のプルアップ装置の端子の間に接続ざれた第１のト
ランジスタを設ける。第１のプルアップ装置は回路の出
力を第１の予定の電圧の値に持って来る様に作用し得る
。第１のトランジスタは第２のプルアップ装置に６接続
されており、この第２のプルアップ置は第１のトランジ
スタと共に、８４力が第１の予定の電圧の値に達したこ
とに関連して、回路の出力を第２の予定の電圧の値に持
って来る様に作用し得る。第１のトランジスタは、回路
の出力が−４第２の予定の電圧の値に達すると、第１の
プルアップ装置を遮断する。回路の出力が第１のプルダ
・クン装置及び第２のトランジスタにも接続されている
。出力が第１のプルダウン装置をターンオンして、出力
が第３の予定の電圧の値に持って来られる様にづると共
に、第２のトランジスタが出力を第４の予定の電圧の値
に持って来ることができる様にする為に、スイッチが設
けられている。

この発明の第１の好ましい実施例では、更に素子が次に
述べる様に特定されている。第１のプルアップ装置及び
第１のプルダウン装簡はバイボーラ・トランジスタで構
或ざれる。第２のプルアップ装置は少なくとも１つの電
界効果トランジスタで構或される。第１及び第２のトラ
ンジスタは電界効果トランジスタで構成される。スイッ
チは少なくとも１つの電界効果トランジスタで構或され
る。更に、第２のプルダウン装置が第１のトランジスタ
に接続される。第２のプルダウン装置は、第１のトラン
ジスタと組合わさって、第１のブルアップ装置の端子を
放電する様に作用し得る。

この発明の第２の好ましい実施例は、第１のトランジス
タが、第２のプルダウン装置の電圧プルダウン効果を必
要としない程大ぎい為に、第２のプルダウン装置を使わ
ない他は、この発明の第１の好ましい実施例と同じであ
る。

この発明の第３の好ましい実施例は、第１のトランジス
タのゲートと回路の出力の間にインバータを追加する他
は、この発明の第１の実施例と同じである。第１及び第
２のトランジスタのゲートを一緒に接続して、インバー
タの一方の端子に接続する。

この発明の第４の好ましい実施例は、第１及び第２のト
ランジスタのゲートが別々の電圧源に接続される他は、
この発明の第３の好ましい実施例と向じである。

この発明の第５の好ましい実施例は、第１のトランジス
タが第１のプルアップＨｔｆｆのバイボーラ・トランジ
スタのコレクタ及びエミッタ端子の間に接続ざれる他は
、この発明の第３の好ましい実施例と同じである。

この発明の第６の好ましい実施例は、第１及び第２のト
ランジスタのゲートが別々の電源に接続される他は、こ
の発明の第５の好ましい実施例と同じである。

失一」Ｌ一舅 第１図はこの発明の第１の好ましい実施例の臼路図であ
る。全体を２で示すナンド・ゲート論理回路では、ｎ形
バイボーラ・トランジスタＱ１で構成される第１のプル
アップ装置が出力ＯＵＴに結合されている。ｐチャンネ
ル形トランジスタＰ１及びＰ２で構或されＩこ第２のプ
ルアップ装置のドレインが、トランジスタＱ１のベース
に接続される。トランジスタＰ１及びＰ２のンース並び
にトランジスタＱ１のコレクタが電ｉＱＶｃｃに接続さ
れる。ｐチャンネル形トランジスタＰＢがトランジスタ
Ｑ１のベース及びエミッタの間に接続され、そのゲート
が電圧ｖｃｅに接続される。この代わりに、トランジス
タＰＢをスイッチに置換えて、その動作を出力ＯＵＴに
よって制御してもよい。例えば、このスイッチはＭＯＳ
トランジスタ、ｎチャンネル形トランジスタ、ｐチャン
ネル形トランジスタ、複数個のｎチャンネル形及び／又
はｐチャンネル形トランジスタ、バイボーラ・トランジ
スタ又は複数個のバイボーラ・トランジスタ又は以上説
明したものの組合せであってよい。この発明の説明では
■ｃｃは回路のアースを表わす。然し、■ｅｅにこの他
の碩を取ることも考えられる。ｎチャンネル形トランジ
スタＮＢと、ｎ形バイボーラ・トランジスタＱ２で構或
される第１のプルダウン装置が、回路２の出力に結合さ
れている。一緒に接続されたｎチャンネル形トランジス
タＮ１Ｂ及びＮ２Ｂで構成されるスイッチが、回路２の
出力とトランジスタＮＢ及びＱ２の間に接続されている
。ｎチャンネル形トランジスタＮ１及びＮ２が回路の入
力ＩＮ１及びＩＮ２の間に接続されており、第１及び第
２のプルアップ装置のトランジスタに結合されている。

第２図は、入力ＩＮＩ及びＩＮ２に夫々１又は０に対応
する論理高又は論理低の入力があったことに応答づる第
１図のトランジスタのオン及びオフ状態を示す表である
。第２図でオフの直ぐ後に付した十の符号は、トランジ
スタが最初はオフであり、最終的には定常状態でターン
オンになることを示す。Ａンの直ぐ後に付けたーの符号
はトランジスタが最初はオンであり、最終的には定常状
態でターンオフになることを示す。

動作について説明すると、ＩＮ１及びＩＮ２に低入力が
ある時（ＩＮＩ−ＩＮ２＝Ｏ）、トランジスタＰ１及び
Ｐ２の両方がオンであり、トランジスタＱ１にベース電
流を供給して、回路の出力０１ＪＴをＶｃｃ−Ｖｂｅ（
ＶｂｅはトランジスタＱ１のペース・エミッタ接合降下
を表わｔ）の電圧に弓張る。トランジスタＰＢは最終的
には出力ＯＵＴをＶＣＣに引張り、こうしてトランジス
タＱ１をターンオフする。トランジスタＰＢをターンオ
ンする為には、そのゲートのソースに対する電圧が関連
する聞Ｗｉ電圧より小さくなければならないことに注意
されたい。このゲート・ソース間電圧が、出力ＯＵＴの
出力電圧に関係する。入力ＩＮ１が低でＩＮ２が高（Ｉ
Ｎ１−０．ＩＮ２−１）の時、トランジスタＰ１がオン
であって、トランジスタＱ１にベース電流を供給し、出
力０１ＪＴをＶｃｃＶｂｅの電圧に引張る。前の場合と
向じく、トランジスタＰＢは最終的には出力を■ＣＣに
引張り、トランジスタＱ１をターンオフする。入力がｌ
Ｎ１が高で、ＩＮ２が低（ＩＮ１＝１．ＩＮ２−０）で
ある場合、ＩＮ１が低でＩＮ２が高（ＩＮ１＝０，ＩＮ
２−１）の場合と同じ結果になるが、トランジスタＰ２
がオンであって、トランジスタＰ１がオフである点が異
なる。両方の入力が高であって、初期出力電圧がｙｃｃ
であると仮定すると、トランジスタＮ１１３及びＮ２Ｂ
がオンであって、出力（ｌｊＴからトランジスタＱ２の
ベースｉｌ流を供給する。トランジスタＱ２が出力をＶ
ｂｅに引張る。同時に、トランジスタＮ１．Ｎ２及びＰ
ＢがトランジスタＱ１のベースを放電させて、トランジ
スタＱ１をターンオフする。トランジスタＮ１Ｂ，Ｎ２
Ｂ及びＮＢが出力ＯＵＴを完全にアースまで引張り、ト
ランジスタＱ２をターンオフする。

第３図及び第４図は、第１図に図式的に示した回路のコ
ンピュータ・シミｌレーシコンで、種々の入力に対する
電圧対時間のグラフである。バイボーラ・トランジスタ
Ｑ１及びＱ２の間の通抜け電流（これはＶｃｃから回路
のアースまでの電流と定義する。このアースがこの発明
の説明に用いる図面では、′ＩｉｉＪ述の如く市圧ｖｅ
ｅとして示されているが、Ｖｅｅに回路のアース以外の
電圧を用いてもよいことを承知されたい。）の大部分は
、出力の立下りで発生する。通抜け電流は洩れ電流とＩ
ｉ−＋ｌ　義詣である。このＱ１．Ｑ２の通抜け電流は
、トランジスタＱ１のターンオフが比較的ゆっくりして
いる為である。トランジスタＱ１のベースとエミッタの
間にトランジスタＰＢ＠配置すると、トランジスタＱ１
のベースの電荷を、最初はトランジスタＱ２と、トラン
ジスタＮ２Ｂ及びＮＩＢを通る通路とに放出するのを助
ける。トランジスタＮ１及びＮ２が、出力がトランジス
タＰＢの閾値電圧より下った時、引続いて、残りのベー
スの電荷を放出する。トランジスタＰＢの寸法が太きけ
れば大きい程、トランジスタＱ１がターンオフになるの
が速い。他方、トランジスタＰＢが大きいと、トランジ
スタＱ１のベース電流が減少し、従って、出力ＯＵＴの
充電時間が遅くなる。出力の立下りでターンオンになる
トランジスタＱ２が、トランジスタＱ１のベース電流を
トランジスタＰＢを通じて放ｉ：Ｉ！する上で重要な役
割を果す。トランジスタＱ２に対するベース電流を大き
くする為に、トランジスタＮ［３はわざと小さく作る。

従って、トランジスタＮ２Ｂ．ＮＩＢ及びＮ８を通る放
電通路はあまり重要なものではない。トランジスタＮ１
及びＮ２は、トランジスタＱ１のベースの残りの電荷を
放出して、トランジスタＱ１がオフになる様に保証する
ものであるから、大きくする必要はない。トランジスタ
Ｎ１及びＮ２を最小限の寸法にすることで十分である。

第３図に示す様に、出力ＯＵＴの立下りで、トランジス
タＱ１がターンオンするのを防止する為に、トランジス
タＱ１のベース電圧は出力０１ＪＴの電圧と同じ位速く
立下る様にすべきである。事実上、トランジスタＰＢは
トランジスタＱ１のベース及びエミツタ電圧を近づけて
おいて、出力ＯｔＪＴの電圧が引下げられる時聞の間、
トランジスタＱ１がターンオンしない様にする。第４図
に示す様に、出力が立上る場合、トランジスタＱ１のベ
ース及び出力ＯＵＴの電圧Ｕ最初はアース電位に非常に
近い。トランジスタＰＢは、トランジスタＱ１のベース
が充電されるまでターンオンせず、こうして一層多くの
電流が、出力ＯｔＪＴではなク、トランジスタＱ１のベ
ースに流込むことができる様にする。一旦トランジスタ
ＰＢがオンになると、トランジスタＱ１のエミツタ′ｌ
ｉ流は、ベース電流が減少する為に弱くなる。出力ＯＬ
ＪＴの電圧の立上り速度がｕくなる。この遅くなる効果
が発生ずる点は、前に述べた様にトランジスタＰＢの寸
法によって調節することができる。然し、異なる種類の
機能（例えばナンドとかノア）に対するトランジスタＰ
８の寸法は、ｉ：ａの性能が得られる様に正しく選ぶ必
要がある。云換えれば、論理回路の全体的な性能を決定
する上で、トランジスタＰＢに対するトランジスタＰ１
又はトランジスタＰ２の比並びにパイボーラの寸法が重
要なパラメータである。トランジスタＮ１又はＮ２とＰ
Ｂの寸法を適当な兼合いにすることができる。トランジ
スタＮ１及びＮ２の寸法を増加して、トランジスタＱ１
のベース電荷の放出を一層よくすることができる。従っ
て、トランジス９Ｎ１及びＮ２の寸法を操作することに
より、トランジスタＰＢの寸法を小さくすることができ
る。第１図の回路は、入力ＩＮＩの信号が後から到着す
る様に構成されている。回路の最高の性能を得る為に、
電圧入力ＩＮ２はＩＮＩの電圧より先に落着く様にすべ
きである。入力ＩＮ１が、バイボーラのベースに一番近
いｎチャンネル形トランジスタに接続されていることに
注意されたい。この形式により、入力ＩＮ１は、トラン
ジスタＱ１を放電させるとか、或いはベース電流をトラ
ンジスタＱ２に供給するところから、丁度ｎチャンネル
形トランジスタ１個分だけ離れたところに来る。

第５図は、第１図の回路のコンピュータφシミュレーシ
ョンで立上り／立下り時間対ファンアウトのグラフであ
る。破線は、回路のファンアウトに対する出力の立上り
時間を表わし、実線は回路のフ？ンアウトに対する出力
の立Ｆり時間を表わす。

第６ａ図は、第５図について述べたコンピュータ・シミ
ュレーションでのファンアウトに対する遅延のグラフを
示す。破線は回路のファンアウトに対する出力の立上り
遅延時間を示し、実線は回路のファンアウトに対する出
力の立下り遅延時間を示す。

第６ｂ図は、回路の遅延並びに通抜け電流に対するトラ
ンジスタの寸法の影響を示す表である。

通抜け電流はエネルギーの無駄になるから、これを無く
すか最小限に抑えることが望ましいことに注意されたい
。

第７図はこの発明の第２の好ましい実施例を示す回路図
である。この図は、トランジスタＮ１及びＮ２が省略さ
れている他は、第１図に示すものと周じである。

第８図は、入力ＩＮＩ及びＩＮ２に夫々１又は０に対応
する論理高又は論理低の入力があったことに応答する第
７図のトランジスタのオン及びオフ状態を示す表である
。第７図のオフの直ぐ後に付けた十の符号は、トランジ
スタが最初はオフであって、最終的には定常状態でオン
になることを示す。オンの直ぐ後に付けた一の符号は、
トランジスタが最初はオンであって最終的には定常状態
でターンオフになることを示す。

第９図及び第１０図は、第７図に図式的に示した回路の
コンピュータ・シミュレーションで、種種の入力があっ
た時の電圧対時間のグラフである。

第７図、第８図、第９図、及び第１０図を見れば、この
発明の第２の好ましい実施例の動作が、この発明の第１
の好ましい実施例と同様であることが分かる。然し、出
力ＯＵＴの立下りでトランジスタＱ１をターンオフする
動作は、一般的にトランジスタＰＢだけに関係する。出
力ＯＵＴの電圧が下るにつれて、トランジスタＱ１をタ
ーンオフする点でのトランジスタＰＢの効果が減少する
。

この発明のこの第２の実施例は、トランジスタＱ１をオ
フ状態に保つ為のトランジスタＱ１のベースから回路の
アースへの直接的な通路がないから、この発明の第１の
実施例程、雑音に対する免疫性がない。然し、この発明
のこの第２の実施例は、この発明の第１の実施例に比べ
て少なくと６２つのトランジスタを必要としない点で、
論理回路の経済性を高めていることに注意されたい。

第１１図はこの発明の第２の実施例による論理回路のコ
ンピュータ・シミュレーシ」ンで、立上り／立下り時間
をファンアウトに対して示すグラフである。破線は回路
のファンアウトに対して出力の立上り時間を示し、実線
は回路のファンアウトに対して出力の立下り時間を示す
。

第１２ａ図は、第１１図について述べたコンピュータ・
シミュレーションで、遅延をファンアウトに対して示す
グラフである。破線は回路のファンアウトに対して出力
の立上り遅延時間を示し、実線は回路のファンアウトに
対して出力の立下り遅延時間を示す。

第１２ｂ図は、遅延及び通抜け電流に対するトランジス
タの寸法の効果をこの発明の第２の実施例の場合につい
て示す表である。

第１３図はこの発明の第３の実施例の回路図である。こ
の発明のこの実施例は、インバータ４を追加したこと、
並びにトランジスタＮＢ及びＰＢのゲートを最早電力レ
ールに結線しない他は、この発明の第１の実施例と同じ
である。インバータ４がトランジスタＰＢのゲート及び
ドレインの間に接続される。トランジスタＮＢ及びＰＢ
のゲートが一緒に接続される。

第１４図は入力ＩＮ１及びＩＮ２に夫々１又は０に対応
する論理高及び論理低の入力があったことに応答する第
１３図のトランジスタのオン及びオフ状態を示す。第１
４図でオフの直ぐ後に付けた十の符号は、トランジスタ
が最初はオフであって、最終的に定常状態でターンオン
することを示す。オンの直ぐ後に付けたーの符号は、ト
ランジスタが最初はオンであって最終的には定常状態で
ターンオフになることを示す。インバータの出力の後に
付（プたＨＬは、インバータの出力に於ける高から低ヘ
の変化を表わし、インパータの出力の後に付（プた１１
４はインバータの出力に於ける低から高への変化を表わ
す。

第１５図及び第１６図は第１４図に図式的に示した回路
のコンピュータ・シミュレーシ１ンで種種の入力があっ
た時の電圧対時間のグラフである。

第１３図、第１４図、第１５図及び第１６図を見れば、
この発明の第３の好ましい実施例の動作が、この発明の
第１の実施例と同様であることが分かる。然し、今度は
、トランジスタＰＢ及びＮＢの動作がインバータ４によ
って制御される。インバータ４は小さい寸法にすること
ができ、出力０１ＪＴによって制御ざれる。出力ＯｔＪ
Ｔがインバータ４の入力ｌａＩｉｔｔ圧より高くなるま
で、インバータ４はトランジスタＰＢをターンオンしな
い。

この為、出力ＯＵＴの立上りで、より多くのベース？ａ
ｌがトランジスタＱ１に流込むことができる様になる。

トランジスタＰＢをターンオンするのが遅くなることに
より、第２の実施例に比較して出力の立上りの二−（第
１６図参照、第１０図と比較せよ〉が、一層高い電圧に
移る。これは、出力ＯＵＴを充電する為に、トランジス
タＱ１が一囮長い間ターンオンされているからである。

同様に、インバータ４は、出力ＯＵＴの電圧を引下げな
がら、最初はトランジスタＮＢをオフに保つ。

これは、トランジスタＱ２のベースに対するベース電流
がより多くなることとなる。最終的には、出力ＯＵＴの
電圧はインバータの入力閾値電圧より低くなる。その時
、トランジスタＮＢがターンオンし、出力ＯＵＴを全面
的に回路のアースまで引張る。こうして、トランジスタ
ＰＢ及びＮＢのレベル［ｊｎ復特性により、ベース電流
損失を最小限にして、レール間の出力スイッチングが行
なわれる。

第１７図は、この発明の第３の実施例による論理［１−
ｊ路のコンピュータ・シミュレーシ日ンで、立上り／立
下り時間をファンアウトに対して示すグラフである。破
線は回路のファンアウトに対して出力の立上り時間を示
し、実線は回路のファンアウトに対して出力の立下り時
間を示す。

第１８ａ図は、第１７図について述べたコンビュター・
シミュレーションで、ファンアウトに対して遅延を后ず
グラフである。破線は回路のファンアウトに対して出力
の立上り遅延時間を示し、実線は回路のファンアウトに
対して出力の立下り遅延時間を示す。

第１８ｂ図は遅延及び通抜け電流に対するトランジスタ
の寸法並びにその影響を示す表である。

ｗｔｐ及びＷＩＮは、第１３図のインバータ４内にある
ｐチャンネル形及びｎチャンネル形トランジスタの寸法
を表わす。

第１９図はこの発明の第４の好ましい実施例の回路図で
ある。この発明のこの実施例は、トランジスタＰ［３の
ソース及びドレインがＶｃｃ及び出力ＯＬＩＴに接続さ
れている他は、この発明の第３の実施例と同じである。

この発明のこの実施例は、トランジスタＰ２及びＰＢの
直列抵抗に応じて、この発明の第３の実施例より一層高
速になることがある。更に、出力ＯＵＴをトランジスタ
Ｑ１を介して充電する間、トランジスタＱ１からトラン
ジスタＰＢを介してベース電流を放出することがないこ
とに注意ざれたい。この発明の第３の実施例を示した第
１６図の場合と異なり、出力立上り波形の二一は大体Ｖ
　ｃｃ　−　Ｖ　ｂｅのところで起こる。

これは、トランジスタＰａによる回路の実質的な減速が
ないからである。他方、過大なクローバー゛市流を防止
する為、出力ＯＵＴを放電する間、トランジスタＱ１を
ターンオフする様に、トランジスタＮ１及びＮ２の寸法
を注意深く選ぶ必要がある。

第２０図は遅延及び通抜け電流に対するトランジスタの
寸法の影響を示す表である。

第２１図及び第２２図は、この発明の第５及び第６の好
ましい実施例の回路図である。第２１図は、トランジス
タＮＢのゲートが電圧Ｖｃｃに結合されている他は、第
１９図と同じである。第２２図はトランジスタＮＢのゲ
ートが同様に電圧ＶＣＣに結合されている他は、第１３
図と同じである。

従って、この両方の実施例では、トランジスタＮＢは常
にターンオンになっている。トランジスタＱ２のベース
とＶｅｅ（Ｖｅｅは回路のアースの値を持つと前に述べ
たが、他の電圧にしてもよい）の間に直流通路が設定さ
れている。こう云う実施例では、トランジスタＱ２のベ
ースが浮くことがない。史に、こう云う実施例はトラン
ジスタＱ２のベースをＶｂｅではなく、回路のアースに
非常に近い値に保つ。従って、回路の他の動作がトラン
ジスタＱ２のベースに結合ざれた時でも、トランジスタ
Ｑ２が誤ってターンオンする坦れが減少する。

この発明を詳しく説明したが、この説明が例に過ぎず、
この発明を制約するものと解してはならないことを承知
されたい。更に、この発明の実施例の細部に於ける種々
の変更並びにこの発明のこの他の実施例は、当業者であ
れば、以上の説明から容易に考えられよう。例えば、ｐ
形バイボーラ・トランジスタをｎ形トランジスタの代わ
りに用いてもよい。更に、ｐチャンネル形トランジスタ
をｎチャンネル形トランジスタの代わりに或はその逆に
用いてもよい。更に、ナンド・ゲート論理回路を図面に
示したのは、全ての論理表式を厳密にナンド又はノア・
ゲートで構成することができるからと云うだけの理由で
ある。図面に示したこう云う回路は、ノア，オア及びア
ンド論理機能を実行する様に容易に変更ずることができ
る。この様な全ての変更、追加及び改造は特ｒ５請求の
範囲によって定めたこの発明の範囲内に属すると考えら
れる。従って、この発明は特許請求の範囲のみによって
制約されることを承知ざれたい。

以上の説明に関連して更に下記の項を開示する。

（１）　　少なくとも２つの端子を持っていて、回路の
出力に結合されており、該回路の出力を第１の予定の電
圧の値に持って来る様に作用し得る第１のプルアップ装
置と、前記少なくとも２つの端子の選ばれた端子の間に
接続された第１のトランジスタと、該第１のトランジス
タに接続されていて、前記第１のトランジスタと共に、
出力が前記第１の予定の電圧の値に達したことに関連し
て、前記回路の出力を第２の予定の電圧の値に持って来
る様に作用し得る第２のプルアップ装置と、何れも前記
回路の出力に結合された第１のプルダウン装置及び第２
のトランジスタと、動作中、出力が前記第１のプルダウ
ン装置をターンオンして、前記出力が第３の予定の電圧
の値に持って来られる様に、そして＠記第２のトランジ
スタが、茄記出力が前記第３の予定の電圧に達したこと
に関連して、前記出力を第４の予定の電圧の値に持って
来ることができる様に、前記回路出力に接続されたスイ
ッチとを有する回路。

ｔ２）　　（１）項に記載した回路に於いて、第１のプ
ルアップ装置及び第１のプルダウン装置が、何れもバイ
ボーラ・トランジスタで構成されており、第２のプルア
ップ装置が少なくとも１つの電界効果トランジスタで構
成され、前記第１及び第２のトランジスタが電界効果ト
ランジスタで構成されている回路。

（３）　　＜２）項に記載した回路に於いて、前記スイ
ッチが少なくとも１つの電界効果トランジスタで構或さ
れている回路。

（４）　　（１）項に配載した回路に於いて、第１のｌ
・ランジスタに接続された第２のプルダウン装置を有し
、前記第２のトランジスタは前記第１のトランジスタと
組合さって、第１のプルアップ装置の端子を放電する様
に作用し得る回路。

（５）　　（２ｉ項に記載した回路に於いて、第１のト
ランジスタのゲートと回路の出力の間に接続されたイン
バータを有する回路。

（６）　　（５１項に記載した回路に於いて、第１及び
第２のトランジスタのゲートが一緒に接続されていて、
インバータの一方の端子に接続されている回路。

（７）　　（５）項に記載した回路に於いて、第１及び
第２のトランジスタのゲートに接続された電圧源を有す
る回路。

（８）　　（５）項に記載した回路に於いて、第１のト
ランジスタが第１のプルアップ装置のバイボーラ・トラ
ンジスタのコレクタ及びエミツタ端子の間に接続されて
いる回路。

（９）　　（８）項に記載した回路に於いて、第１及び
第２のトランジスタのゲートに接続された電圧源を右す
る回路。

（１０）　　（１）項に記載した回路に於いて、アンド
、オア、ナンド、ノア又（よその組合わせの動作で構成
される論理機能の群から選ばれた論理機能を実行し得る
回路。

（１１）広い範囲の負荷状態のもとて高速動作を行なう
ＢｉＣＭＯＳＩＮ路を説明しｌこ。この回路は一杯の出
力電圧の変化を発生し術るど共に、事実上静止時の電力
消費がない。Ｂ　ｉ　ＣＭＯＳ回路がＣＭＯＳトランジ
スタ及びバイボーラ・トランジスタの両方を用いて構成
される。回路はその出力信号を使ってＣＭＯＳトランジ
スタをｉｌＪ　Ｉ１］１，、これによって一杯の変化を
生ずる動作ができる様に、バイボーラの出力降下を解決
する。同じ基本的なＣＭＯＳ及びバイボーラ形式を用い
て、ナンド、ノア、アンド又はオア動作の様な複雑な並
びに簡単な論理機能を実現することができる。

【図面の簡単な説明】

第１図はこの発明の第１の好ましい実施例の回路図、第
２図は入力ＩＮ１及びＩＮ２に夫々１又はＯに対応する
論理高又は論理低の入力があったことに応答する第１図
のトランジスタのオン及びオフ状態を示す表の図面、第
３図及び第４図は第１図に図式的に示した回路のコンピ
ュータ・シミュレーションで、種々の入力があった場合
の電圧対時間のグラフを示す図、第５図は第１図の回路
のコンピュータ・シミュレーションで立上り／立下り時
間をファンアウトに対して示すグラフを示す図、第６ａ
図は第５図について述べたコンピュータ・シミュレーシ
ョンで、ファンアウトに対し−（遅延を示すグラフを示
す図、第６ｂ図は回路の遅延及び通抜け電流に対するト
ランジスタの寸法の効果を示す表の図面、第７図はこの
発明の第２の好ましい実施例の回路図、第８図は入力Ｉ
ＮＩ及びＩＮ２に夫々１又はＯに対応する論理高又は論
理低の入力があったことに応答する第７図のトランジス
タのオン及びオフ状態を示す表の図面、第９図及び第１
０図は第７図に図式的に示した回路のコンピュータ・シ
ミュレーションで、種々の入力があった時の電圧対時間
のグラフを示す図、第１１図はこの発明の第２実施例の
論理回路のコンピュータ・シミュレーションで、立上り
／立下り時間をファンアウトに対して示すグラフを示す
図、第１２ａ図は第１１図について述べたコンピュータ
・シミュレーションで、ファンアウトに対して遅延を示
すグラフを示す図、第１２ｂ図は遅延及び通抜け電流に
対するトランジスタの寸法の効果をこの発明の第２の実
施例の場合について示す表の図面、第１３図はこの発明
の第３の好ましい実施例の回路図、第１４図は入力ＩＮ
１及びＩＮ２に夫々１又は０に対応する論理高又は論理
低の入力があったことに応答する第１３図のトランジス
タのオン及びオフ状態を示す表の図面、第１５図及び第
１６図は第１３図に図式的に示す回路のコンピュータ・
シミュレーションで種々の入力があった場合の電圧対時
間のグラフを示す図、第１７図はこの発明の第３の実施
例による論理回路のコンピュータ・シミュレーションで
立上り／立下り時間をファンアウトに対して示すグラフ
を示す図、第１８ａ図は第１７図について述べたコンビ
ュータ・シミュレーションで遅延をファンアウトに対し
て示すグラフを示す図、第１８ｂ図は回路の遅延及び通
抜け電流に対するトランジスタ寸法及びその効果を示す
表の図面、第１９図はこの発明の第４の好ましい実施例
の回路図、第２０図は回路の遅延及び通抜け電流に対す
るトランジスタの寸法の効果を示す表の図面、第２１図
及び第２２図はこの発明の第５及び第６の好ましい実施
例回路図である。 主な符号の説明 ＯＵＴ：出力 Ｑ１．Ｑ２：バイボーラ・トランジスタ（第１のプルア
ップ及びプルダウン装置） Ｐ１，Ｐ２：Ｄチャンネル形トランジスタ（第２のプル
アップ装置） ＰＢ：Ｉ）チャンネル形トランジスタ（第１のトランジ
スタ） ＮＢ：ｎチャンネル形トランジスタく第２のトランジス
タ） Ｎ１Ｂ．Ｎ２Ｂ：ｎチャンネル形トランジスタ（スイッ
チ）

Claims (1)

【特許請求の範囲】
1. （１）少なくとも２つの端子を持っていて、回路の出力
   に結合されており、該回路の出力を第１の予定の電圧の
   値に持って来る様に作用し得る第１のプルアップ装置と
   、前記少なくとも２つの端子の選ばれた端子の間に接続
   された第１のトランジスタと、該第１のトランジスタに
   接続されていて、前記第１のトランジスタと共に、出力
   が前記第１の予定の電圧の値に達したことに関連して、
   前記回路の出力を第２の予定の電圧の値に持って来る様
   に作用し得る第２のプルアップ装置と、何れも前記回路
   の出力に結合された第１のプルダウン装置及び第２のト
   ランジスタと、動作中、出力が前記第１のプルダウン装
   置をターンオンして、前記出力が第３の予定の電圧の値
   に持って来られる様に、そして前記第２のトランジスタ
   が、前記出力が前記第３の予定の電圧に達したことに関
   連して、前記出力を第４の予定の電圧の値に持って来る
   ことができる様に、前記回路出力に接続されたスイッチ
   とを有する回路。