JPH07107973B2 - スイツチング回路 - Google Patents

スイツチング回路

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JPH07107973B2
JPH07107973B2 JP59056033A JP5603384A JPH07107973B2 JP H07107973 B2 JPH07107973 B2 JP H07107973B2 JP 59056033 A JP59056033 A JP 59056033A JP 5603384 A JP5603384 A JP 5603384A JP H07107973 B2 JPH07107973 B2 JP H07107973B2
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Description

【発明の詳細な説明】 〔技術分野〕 この発明は、スイッチング回路に関する。
〔背景技術〕
半導体集積回路装置の多機能化，高集積化のために、１
つの半導体基板内に異なる種類の素子を形成した複合技
術が開発されている。
例えば、特公昭47-43997号公報には、バイポーラトラン
ジスタと絶縁ゲート型電界効果トランジスタ（以下MOS
電界効果トランジスタという）とを組み合わせた回路技
術が示されている。
第１図は上記特公昭47-43997号公報に示される回路を示
す。
同図に示す回路は、ｐチャンネルMOS電界効果トランジ
スタM1とｎチャンネルMOS電界効果トランジスタM2によ
るCMOSインバータ12と、２つのnpnバイポーラトランジ
スタQ1,Q2による出力段とによって構成される。この２
つのバイポーラトランジスタQ1,Q2は、直列接続されて
プッシュプル型の出力段を構成する。上記CMOSインバー
タ12および上記出力段（Q1,Q2）はそれぞれ電源電位（V
CC）と接地電位との間で動作する。
第１図において、論理入力INは２つに分岐され、その一
方は一方のバイポーラトランジスタQ1のベースに直接入
力される。また、その他方はMOS電界効果トランジスタM
1,M2によるインバータ12を経て反転された後、他方のバ
イポーラトランジスタQ2のベースに入力される。これに
より、２つのバイポーラトランジスタQ1,Q2が互いに相
補的に導通駆動される。そして、その２つのトランジス
タQ1,Q2の中間接続点から出力OUTが得られる。
ところが、上記回路では出力段の２つのバイポーラトラ
ンジスタQ1,Q2のうち、その一方のバイポーラトランジ
スタQ1は上記CMOSインバータ12を経由した反転信号によ
って導通駆動される一方、その他方のバイポーラトラン
ジスタQ2は入力INに与えられる非反転信号によって直接
導通駆動されるようになっているため、出力段の２つの
トランジスタQ1,Q2の駆動タイミングが、上記CMOSイン
バータ12の伝達遅延時間によって相互にずれ、これによ
り両バイポーラトランジスタQ1,Q2が同時にON（導通）
する期間が長くなって、いわゆる貫通電流が多く流れて
しまうことがわかった。またバイポーラトランジスタQ
1,Q2のベースに入力がダイレクト接続されているので入
力端子INからみた入力インピーダンスが低いということ
もわかった。
第２図はバイポーラトランジスタとMOS電界効果トラン
ジスタとを組合せた他の回路例を示すものであり、特開
昭52-26181号公報に示されるものである。
同時に示す入力バッファ回路では、npn型とpnp型の２種
類のバイポーラトランジスタQ1,Q2を使用することによ
り、上述したごとき貫通電流が多く流れることを防止し
ている。しかし、この回路では、先ず、出力段の２つの
バイポーラトランジスタQ1,Q2のベースに蓄積された電
荷の引抜き経路が形成されていない。このため、バイポ
ーラトランジスタQ1,Q2のベース蓄積電荷による動作速
度の遅れが大きくなるということが明らかとなった。次
に、片方のバイポーラトランジスタQ2をpnp型としてい
るため、特に半導体集積回路化された場合に、そのpnp
型バイポーラトランジスタQ2のfT（遮断周波数）を高く
することが困難となり、また動作速度が遅くなるという
ことも明らかとなった。
第３図はバイポーラトランジスタとMOS電界効果トラン
ジスタとを組合せた回路のさらに別の従来例を示したも
のであるが（特開昭52-26181号公報）、この回路におい
ても、出力段の２のトランジスタQ1,Q2の片方にpnp型バ
イポーラトランジスタQ2を使用しているため、特に半導
体集積回路化された場合に、そのpnp型バイポーラトラ
ンジスタQ2のfT（遮断周波数）を高くすることが困難と
なり、これにより動作速度が遅くなってしまうことがわ
かった。
第４図は、本発明に先立って本出願人によって開発され
たバイポーラトランジスタとMOS電界効果トランジスタ
を組合せた回路を示す。
この回路は特願昭57-11915号公報に示されている。同図
に示す回路では、上述した従来の回路における問題点は
一応解消されるようになっている。すなわち、出力段の
バイポーラトランジスタQ1,Q2が共にnpn型であるととも
に、各トランジスタQ1,Q2のベース蓄積電荷がそれぞれ
抵抗R1,R2によって引抜かれるようになっている。
しかしながら本出願人がさらに検討したところ、抵抗R
1,R2がトランジスタQ1,Q2のベース入力に対して並列に
挿入されているため、トランジスタQ1,Q2のベース蓄積
電荷引抜き効果を高めるためにはその抵抗R1,R2の値を
低くしなければならないが、トランジスタQ1,Q2の駆動
能率（ドライバビリティ）を高めるためにはその抵抗R
1,R2の値を高くしなければならない、という背反が生じ
ることがわかった。また、抵抗R1,R2が入力段側のMOS電
界効果トランジスタM1,M2のソースに対して直列に挿入
されているため、抵抗R2に直流電流が流れ、これによ
り、回路の入力しきい値が高くなることがわかった。こ
のしきい値をMOS電界効果トランジスタM2とバイポーラ
トランジスタQ2の各入力しきい値の和となる程度まで下
げるためには、そのMOS電界効果トランジスタM2の寸法W
/L（チャンネル幅／チャンネル長）をきわめて大きくし
なければならず、高集積化のさまたげになることがわか
った。
〔発明の目的〕
この発明の目的は、貫通電流の少ない回路構成でもっ
て、例えば多数のCMOS論理回路のごとき容量性負荷を高
速駆動するのに必要な電流駆動力と高速動作特性とを併
せて備える回路技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
すなわち、回路の出力段を直列接続された１対のバイポ
ーラトランジスタで構成するとともに、その一方をCMOS
インバータで駆動し、その他方をバッファ増幅器（以下
ボルテージフォロワという）で駆動することにより、貫
通電流の少ない回路構成でもって、例えば多数のCMOS論
理回路のごとき容量性負荷を高速駆動するのに必要な電
流駆動力と高速動作特性とを併せて得る、という目的を
達成するものである。
以下、この発明の代表的な実施例を図面を参照しながら
説明する。
なお、図面において同一あるいは相当する部分は同一符
号で示す。
〔実施例１〕 第５図はこの発明の第１の実施例を示す。
同図に示す回路10は、例えばBi-CMOS（バイポーラ/CMOS
混在型）ゲートアレイの入力バッファ回路（スイッチン
グ回路）として使用されるものである。
このBi-CMOS型のゲートアレイは、内部の論理回路の低
消費電力のCMOS論理回路で構成するとともに、この内部
回路を駆動する入力バッファ回路を電流駆動力の大きな
バイポーラ素子を用いて構成するものであり、上記入力
バッファ回路は、特にその出力段にバイポーラ素子を用
いることにより、容量性負荷である多数のCMOS論理回路
を高速駆動するのに必要な電流駆動力を得るようにして
いる。また、そのバイポーラ素子を駆動する入力段に
は、MOS素子を使用している。
より具体的には出力段を構成する２つのバイポーラトラ
ンジスタQ1,Q2と、その一方のバイポーラトランジスタQ
1を反転駆動するCMOSインバータ12と、その他方のバイ
ポーラトランジスタQ2を非反転駆動するバッファ増幅回
路（ボルテージフォロワ）14とによって構成されてい
る。
ここで、上記２つのバイポーラトランジスタQ1,Q2はい
ずれもnpn型のバイポーラトランジスタであって、トー
テムポール型に直列接続されている。一方のトランジス
タQ1のコレクタが電源VCC側に、他方のトランジスタQ2
のエミッタが接地側にそれぞれ接続される。また、一方
のトランジスタQ1のエミッタと他方のトランジスタQ2の
コレクタとの接続点がバッファ出力OUTとして多数のCMO
S論理回路すなわち容量性負荷COに接続される。上記ボ
ルテージフォロワ14は、例えばソースフォロワあるいは
エミッタフォロワなどによって構成され、その出力は低
インピーダンスとなっている。このボルテージフォロワ
14および上記CMOSインバータ12の各入力にはそれぞれTT
Lレベルの論理信号が入力INから導入される。すなわち
入力信号の低論理レベルViL≒0.8V、高論理レベル≒2.0
Vである。またCMOSインバータ12のスレッシュホールド
電圧Vth≒1.4Vに設定されている。以上の説明でわかる
ように第５図に示す入力バッファ回路は、TTLレベルの
入力をCMOSレベルの出力信号に変換する入力レベル変換
器である。
さらに、上記増幅回路14は、その第１電源端子p1を正電
源に接続するとともに、その第２電源端子p2を接地電位
（あるいは負電源）に接続することにより動作するが、
その第１電源端子p1は、上記電源VCC（約5Vに設定され
ている）には直接接続されず、出力OUT側に接続されて
いる。つまり、入力バッファ回路10の出力OUTと接地電
位との間に現われる電圧でもって動作するようになって
いる。
第５図において、入力INに与えられる論理信号は２つに
分岐される。その一方はCMOSインバータ12で位相反転さ
れて出力段の一方のトランジスタQ1のベースに入力され
る。また、その他方はバッファ増幅回路14で低インピー
ダンスに変換されて出力段の他方のバイポーラトランジ
スタQ2のベースに同相入力される。これにより、出力段
の２つのバイポーラトランジスタQ1,Q2は互いに相補的
に導通駆動される。そして、一方のトランジスタQ1がON
（導通）で他方のトランジスタQ2がOFF（非導通）のと
きに、一方のトランジスタQ1を通して負荷Coに充電電流
が供給され、また一方のトランジスタQ1がOFFで他方の
トランジスタQ2がONのときに、負荷Coの充電電荷が他方
のトランジスタQ2を通して放電される。すなわち、容量
性負荷Coの駆動が行なわれる。
さて、以上のように構成されたバッファ回路10では、先
ず、出力段の２つのトランジスタQ1,Q2の各ベースにそ
れぞれ入力される駆動信号が、CMOSインバータ12とバッ
ファ増幅回路14の信号伝達スピードはほぼ同一のため２
つのトランジスタQ1,Q2の両ベースは、ほぼ同一タイミ
ングで互いに逆相駆動される。これにより、両トランジ
スタQ1,Q2が同時にONする期間が短かく、貫通電流を小
さくすることができる。
次に、出力段の２つのトランジスタQ1,Q2を共にnpn型と
することができるので、特に半導体集積回路化した場合
に高いfTが得やすく、これにより動作速度の速い回路を
得ることができる。
さらに、出力段の一方のバイポーラトランジスタQ1がOF
Fになるときのベース残留電荷は、CMOSインバータ12のM
OSFETM2を通して迅速に引抜くことができる。また、出
力段の他方のバイポーラトランジスタQ2がOFFになると
きのベース蓄積電荷は、電圧ボルテージフォロワ14の低
インピーダンス出力によってやはり迅速に引抜くことが
できる。つまり、出力段の２つのバイポーラトランジス
タQ1,Q2は、それぞれに効果的なベース蓄積電荷の引抜
き経路を有し、これによりONからOFFへの切換時間がそ
れぞれ大幅に短縮されるようになっている。そしてこの
ことが、バッファ回路10の動作速度をさらに高めてい
る。
さらに注目すべきことは、ボルテージフォロワ14の第１
電源端子p1が出力OUTに接続されていることにより、そ
の出力OUTに接続されている容量性負荷Coの放電電流
が、出力段の他方のトランジスタQ2に流れ込むだけでは
なく、その第１の電源端子p1からボルテージフォロワ14
にも動作電流として流れ込むということである。つま
り、バッファ出力OUTの論理状態が“H"（高論理レベ
ル）から“L"（低論理レベル）に切換わる際に、負荷Co
に充電されていた電荷がトランジスタQ2とボルテージフ
ォロワ14の２つによって放電されるのである。これによ
り、容量性負荷Coに対する駆動力、特にその立下り時に
おける駆動力が大幅に強化されるようになる。またCMOS
インバータ12とボルテージフォロワ14の入力インピーダ
ンスが高いため入力側からみた入力インピーダンスが高
いという効果も得られる。
またボルテージフォロワ14の第１電源端子p1が電源VCC
ではなく出力段トランジスタQ2のコレクタ（出力端子OU
T）に接続されており、トランジスタQ2のベース電位は
そのコレクタ電位より高くならないため、トランジスタ
Q2が飽和しないという効果も得られる。
〔実施例２〕 第６図は第５図に示したバッファ回路10をさらに具体化
した実施例を示す。
同図に示すバッファ回路10では、ｐチャンネルMOS電界
効果トランジスタM1とｎチャンネルMOS電界効果トラン
ジスタM2とによって前記CMOSインバータ12が構成されて
いる。また、ｎチャンネルMOS電界効果トランジスタM3
と抵抗R2とによるソースフォロワによってボルテージフ
ォロワ14が構成されている。
この実施例では、CMOSインバータ12をなす２つのMOS電
界効果トランジスタM1,M2の間に抵抗R1が直列に挿入さ
れている。この抵抗R1の一端（ｐチャンネルMOS電界効
果トランジスタM1のソース側）は出力段の一方のバイポ
ーラトランジスタQ1のベースに、その他端（ｎチャンネ
ルMOS電界効果トランジスタM2のドレイン側）はバッフ
ァ出力OUTにそれぞれ接続されている。この場合、抵抗R
1は、バイポーラトランジスタQ1のベース入力電圧が確
保され、かつトランジスタQ1のベース蓄積電荷の引抜き
に支障のないような値に設定される。
この実施例では、バッファ出力OUTがインバータ12のｎ
チャンネルMOS電界効果トランジスタM2のドレインにも
接続されている。これにより、出力OUTが“H"から“L"
に切換わる際に、容量性負荷Coに充電されていた電荷
は、出力段の他方のバイポーラトランジスタQ2,ボルテ
ージフォロワ14および上記ｎチャンネルMOS電界効果ト
ランジスタM2の３個所を通って一気に放電されるように
なる。この結果、容量性負荷Coに対する駆動力、特にそ
の立下り時における駆動力はさらに大幅に強化されるよ
うになる。また抵抗R2に生ずる電圧降下を無視でき、入
力スレッシュホールド電圧は、MOS電界効果トランジス
タM1,M2のW/Lによって高精度に設定できる。また、本発
明の回路では、容量性負荷Coの充電が完了するとトラン
ジスタQ1,M1,M2はオフとなり回路の消費電力が零とな
る。またCoに蓄えられた電荷を放電するとボルテージフ
ォロワとトランジスタQ2がオフし消費電力が零となる。
このように極めて低消費電力であることも大きな効果で
ある。
〔実施例３〕 第７図は第５図に示した入力バッファ回路をさらに具体
化した第２の実施例を示す。
この実施例では、第６図の実施例と異なり、抵抗R1がCM
OSインバータ12内部に介入していないので、入力IN側の
しきい値を正確に決めやすい。
すなわち、この実施例では、抵抗R1が出力段の一方のバ
イポーラトランジスタQ1のベースとエミッタ間に接続さ
れている。この抵抗R1はトランジスタQ1のリーク電流を
バイパスするためのものである。
なお、第６図および第７図の実施例において、MOS電界
効果トランジスタM3のソース抵抗R2および抵抗R1にはリ
ニア抵抗でなくMOS電界効果トランジスタによる非線型
抵抗を用いることができる。
〔実施例４〕 第８図は第５図に示した入力バッファ回路をさらに具体
化した第３の実施例を示す。
この実施例では、バッファ増幅回路14をなすソースフォ
ロワの負荷抵抗としてｎチャンネルMOS電界効果トラン
ジスタM4を使用している。また、入力バッファ出力OUT
とバッファ増幅回路14の第１電源端子p1とをダイオード
D1を介して接続している。
ｎチャンネルMOS電界効果トランジスタM4は出力OUTによ
って制御され、一種の可変抵抗として動作する。
npnトランジスタQ1がオフすることにより出力がハイレ
ベルからローレベルへと変化する場合を考えると、入力
がローレベルからハイレベルに変化した後しばらくは電
界効果トランジスタM4がオンしているため、出力トラン
ジスタQ2がすぐにオンせず、トランジスタQ1とQ2とが、
同時オンする時間が少なくなり貫通電流をさらに小さく
できるという効果が得られる。
〔実施例５〕 第９図は第５図に示したバッファ回路をさらに具体化し
た第４の実施例を示す。
この実施例では、ショットキーバリヤ・ダイオード付バ
イポーラトランジスタQ3によるエミッタフォロワによっ
てボルテージフォロワ14を構成している。この場合、エ
ミッタフォロワの負荷抵抗にはｎチャンネルMOS電界効
果トランジスタM4を用いている。この場合、実施例４と
同様の効果が得られる。
〔実施例６〕 第10図は第５図に示したバッファ回路をさらに具体化し
た第５の実施例を示す。
この実施例では、前述した入力バッファ回路10の入力側
に、エミッタフォロワバイポーラpnpトランジスタQoと
抵抗R4とダイオードD2の経路を設け、上記バイポーラト
ランジスタQoのベースより入力信号を印加するようにな
っている。これにより、高速動作が可能で、しかもバッ
ファ回路10内部のCMOS素子のゲートが入力に直接接続さ
れないので静電破壊に強いという効果が得られる。
またダイオードD2を介在させることにより、一定電流を
流すための抵抗R4の抵抗値を小さくし、CMOSインバータ
12のゲート容量と上記抵抗R4とで決まる時定数を小さく
でき、信号伝達スピードを向上できる。
〔実施例７〕 第11図は第10図に示したバッファ回路をさらに具体化し
た第６の実施例を示す。
この実施例では、第10図の実施例と同様に、入力バッフ
ァ回路10の入力側に、エミッタフォロワバイポーラpnp
トランジスタQoと抵抗R4が介在させられているが、さら
に、そのトランジスタQoのベース入力IN側に入力電圧ク
ランプ用のショットキーバリヤ・ダイオードD3が接続さ
れている。また、この実施例では、ボルテージフォロワ
14をなすソースフォロワの出力側から上記エミッタフォ
ロワの入力IN側に向けてショットキーバリヤ・ダイオー
ドD4を接続することにより、出力段の他方のバイポーラ
トランジスタQ2のベース蓄積電荷を該ダイオードD4を通
してさらに高速に引抜くことができるようになる。
〔実施例８〕 第12図は第５図に示したバッファ回路をさらに具体化し
た第７の実施例を示す。
この実施例では、ボルテージフォロワ14をなすソースフ
ォロワが、２つの直列接続されたｎチャンネルMOS電界
効果トランジスタM3A,M3Bによって構成されている。こ
れは、ソースフォロワを構成する第１のMOS電界効果ト
ランジスタM3Aのソースに第２のMOS電界効果トランジス
タM3Bを直列に挿入したものとみることができる。これ
により、第１のMOS電界効果トランジスタM3Aのソース電
位が、第２のMOS電界効果トランジスタM3Bのドレイン・
ソース間電圧と基板効果とによって高められるようにな
る。このことは、ボルテージフォロワ14の入力しきい値
の設定を行ないやすくする。
〔実施例９〕 第13図は第７図に示した形のバッファ回路10を応用した
第８実施例を示す。
この実施例では、入力段のCMOSインバータ12およびボル
テージフォロワ14をそれぞれ直列あるいは並列に接続さ
れた複数組のMOS電界効果トランジスタM1A,M1B,M2A,M2B
およびM3A,M3Bで構成することにより、バッファ回路10
にNAND型の論理回路としての機能をもたせている。INA,
INBはその論理入力を示す。
〔実施例10〕 第14図は第７図に示した形のバッファ回路10を応用した
第９実施例を示す。
この実施例では、複数組のMOS電界効果トランジスタM1
A,M1B,M2A,M2BおよびM3A,M3Bにより、バッファ回路10に
NOR型の論理回路としての機能をもたせている。
第13図および第14図に示したように、この発明によるバ
ッファ回路10は、要すれば論理機能をもたせることもで
きる。
〔効果〕
（１） 相補的に導通駆動される１対のバイポーラトラ
ンジスタからなる出力段によって容量性負荷の駆動が可
能なバッファ回路であって、上記出力段の一方のバイポ
ーラトランジスタをCMOSインバータの反転出力によって
駆動するとともに、その他方のバイポーラトランジスタ
をボルテージフォロワの低インピーダンス出力によって
非反転駆動するようになし、さらに、上記ボルテージフ
ォロワの動作電源を上記容量性負荷が接続されるバッフ
ァ出力から与えるようにしたことにより、貫通電流の少
ない回路構成でもって、例えば多数のCMOS論理回路のご
とき容量性負荷を高速駆動するのに必要な高速動作特性
とを併せて備えるバッファ回路が得られる、という効果
が得られる。
（２） また、出力段をnpn型のバイポーラトランジス
タで構成することができ、これにより特に半導体集積回
路化した場合の動作速度および負荷容量への電流駆動能
力を向上させることができる、という効果が得られる。
（３） さらに、出力段のバイポーラトランジスタのベ
ース蓄積電荷引抜き効果と該トランジスタの駆動能率と
を両立させることができ、これにより駆動能率と高速動
作特性とを両立して得ることができる、という効果が得
られる。
（４） 上記出力段の一方のバイポーラトランジスタを
入力信号に対して反転駆動するCMOSインバータと、上記
出力段の他方のバイポーラトランジスタを入力信号に対
して非反転駆動するボルテージフォロワとを設けるとと
もに、上記ボルテージフォロワの動作電源を上記容量性
負荷が接続されるバッファ出力から与えられるように
し、さらに上記CMOSインバータの出力を上記バッファ出
力に接続することにより、出力が“H"から“L"に切換わ
る際に、容量性負荷に充電されていた電荷を、出力段の
他方のバイポーラトランジスタ，ボルテージフォロワお
よびCMOSインバータの３個所を通して一気に放電させる
ことができ、これにより、容量性負荷に対する駆動力、
特にその立下り時における駆動力をさらに大幅に強化す
ることができるようになる、という効果が得られる。
（６） CMOSインバータ12とボルテージフォロワ（バッ
ファ増幅器）14の入力インピーダンスが高いため、入力
INからみた入力インピーダンスを高くすることができ
る。
（７） 容量負荷Ｃの充電又は放電が完了すると全バイ
ポーラトランジスタ及び全MOS電界効果トランジスタは
オフし、直流電流が流れないため、消費電力が零とな
る。このため全体の消費電力が極めて小さいという効果
が得られる。
（８） ボルテージフォロワ14が出力トランジスタQ2の
コレクタに接続されているため、トランジスタQ2が飽和
しないという効果が得られる。
（９） 上記出力段の一方のバイポーラトランジスタを
入力信号に対して反転駆動するCMOSインバータと、上記
出力段の他方のバイポーラトランジスタを入力信号に対
して非反転駆動するボルテージフォロワとを設けるとと
もに、上記ボルテージフォロワの動作電源を上記容量性
負荷が接続されるバッファ出力から与えるようにし、さ
らに上記CMOSインバータおよび上記ボルテージフォロワ
をそれぞれ直列あるいは並列に接続された複数の能動素
子で構成することにより、バッファ回路に論理機能をも
たせることができるようになる、という効果が得られ
る。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
〔利用分野〕
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるBi-CMOS型ゲートア
レイにおける入力バッファ回路技術に適用した場合につ
いて説明したが、それに限定されるものではなく、例え
ば、出力バッファ回路技術などにも適用できる。少なく
とも容量性負荷を高速駆動する条件のものには適用でき
る。
【図面の簡単な説明】
第１図は本発明前に検討されたバイポーラトランジスタ
とMOS電界効果トランジスタとを組み合せた回路の一例
を示す図、 第２図は本発明前に検討された、バイポーラトランジス
タとMOS電界効果トランジスタとを組合せた回路の別の
例を示す図、 第３図は本発明前に検討されたバイポーラトランジスタ
とMOS電界効果トランジスタとを組合せた回路のさらに
別の例を示す図、 第４図はこの発明に先立って本出願人によって検討され
たバイポーラトランジスタとMOS電界効果トランジスタ
とを組合せた回路を示す図、 第５図はこの発明によるバッファ回路（スイッチング回
路）の基本的な実施例を示す図、 第６図はこの発明によるバッファ回路の第２実施例を示
す図、 第７図はこの発明によるバッファ回路の第３実施例を示
す図、 第８図はこの発明によるバッファ回路の第４実施例を示
す図、 第９図はこの発明によるバッファ回路の第５実施例を示
す図、 第10図はこの発明によるバッファ回路の第６実施例を示
す図、 第11図はこの発明によるバッファ回路の第７実施例を示
す図、 第12図はこの発明によるバッファ回路の第８実施例を示
す図、 第13図はこの発明によるバッファ回路の第９実施例を示
す図、 第14図はこの発明によるバッファ回路の第10実施例を示
す図である。 10……バッファ回路、12……CMOSインバータ、14……電
圧追従型電流増幅回路、p1,p2……第1,第２電源端子、I
N……バッファ入力、OUT……バッファ出力、Co……容量
性負荷。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 増田 郁朗 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (56)参考文献 特開 昭59−11034（ＪＰ，Ａ)

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】入力信号を受けるCMOSインバータ回路と、 上記CMOSインバータ回路の出力信号がベースに供給さ
    れ、エミッタが出力端子に接続されてなり、該出力端子
    につながる容量性負荷をチャージアップさせるNPN型の
    第１の出力トランジスタと、 上記第１の出力トランジスタのベースとエミッタとの間
    に設けられてなるバイアス電圧発生手段と、 上記第１の出力トランジスタとトーテムポール型に直列
    接続され、コレクタが上記出力端子に接続されて上記出
    力端子につながる上記容量性負荷をディスチャージさせ
    るNPN型の第２の出力トランジスタと、 上記入力信号を受け、その出力信号を上記第２の出力ト
    ランジスタのベースに供給し、かつその動作電源が上記
    容量性負荷から上記出力端子を介して与えられるように
    されたボルテージフォロワとを備えてなることを特徴と
    するスイッチング回路。
  2. 【請求項２】複数の入力信号がそれぞれのゲートに供給
    された複数のＮチャンネル型MOSFETからなり、低電位側
    に設けられる第１の論理部と、上記複数の入力信号がそ
    れぞれゲートに供給された複数のＰチャンネル型MOSFET
    からなり高電位側に設けられる第２の論理部とが直列形
    態に接続され、かつ上記第１と第２の論理部は上記複数
    の入力信号に対応して相補的に電流経路が形成され、か
    かる第１と第２の論理部の接続点から出力信号を得るよ
    うにされてなるCMOS論理回路と、 上記CMOS論理回路の上記出力信号がベースに供給され、
    エミッタが出力端子に接続されてなり、該出力端子につ
    ながる容量性負荷をチャージアップさせるNPN型の第１
    の出力トランジスタと、 上記第１の出力トランジスタのベースとエミッタとの間
    に設けられてなる第１のバイアス電圧発生手段と、 上記第１の出力トランジスタとトーテムポール型に直列
    接続され、コレクタが上記出力端子に接続され上記出力
    端子につながる上記容量性負荷をディスチャージさせる
    NPN型の第２の出力トランジスタと、 上記第２の出力トランジスタのコレクタとベースとの間
    に設けられ、上記複数の入力信号がそれぞれゲートに供
    給されてなる複数のＮチャンネル型MOSFETからなり、か
    つ上記CMOS論理回路を構成する上記第１の論理部が電流
    経路を形成するときに上記容量性負荷から上記出力端子
    を介して上記第２の出力トランジスタのベースに電流を
    供給するようにされた第３の論理部と、 上記第２の出力トランジスタのベースとエミッタとの間
    に設けられてなる第２のバイアス電圧発生手段とを備え
    てなることを特徴とするスイッチング回路。
  3. 【請求項３】入力端子にベースが接続され、コレクタが
    接地電位に接続されてなるPNP型の入力トランジスタ及
    びそのエミッタに設けられてなる抵抗手段からなる入力
    段回路と、 上記入力段回路の入力トランジスタのエミッタ側から出
    力される出力信号を受けるCMOSインバータ回路と、 上記CMOSインバータ回路の出力信号がベースに供給さ
    れ、エミッタが出力端子に接続されてなり、該出力端子
    につながる容量性負荷をチャージアップさせるNPN型の
    第１の出力トランジスタと、 上記第１の出力トランジスタのベースとエミッタとの間
    に設けられてなるバイアス電圧発生手段と、 上記第１の出力トランジスタとトーテムポール型に直列
    接続され、コレクタが上記出力端子に接続されて上記出
    力端子につながる上記容量性負荷をディスチャージさせ
    るNPN型の第２の出力トランジスタと、 上記CMOSインバータ回路の入力信号を受け、その出力信
    号を上記第２の出力トランジスタのベースに供給し、か
    つその動作電源が上記出力端子につながる上記容量性負
    荷から与えられるようにされたボルテージフォロワと、 上記第２の出力トランジスタのベースと上記入力端子と
    の間に設けられ、上記第２の出力トランジスタのベース
    側から入力端子に向かうような電流を流すように接続さ
    れたダイオードとを備えてなることを特徴とするスイッ
    チング回路。
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