JPH0397234A - 半導体ペレット搭載基板 - Google Patents
半導体ペレット搭載基板Info
- Publication number
- JPH0397234A JPH0397234A JP1236443A JP23644389A JPH0397234A JP H0397234 A JPH0397234 A JP H0397234A JP 1236443 A JP1236443 A JP 1236443A JP 23644389 A JP23644389 A JP 23644389A JP H0397234 A JPH0397234 A JP H0397234A
- Authority
- JP
- Japan
- Prior art keywords
- pellet
- solder
- protrusions
- substrate
- height
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/30—Die-attach connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/073—Connecting or disconnecting of die-attach connectors
- H10W72/07321—Aligning
- H10W72/07327—Aligning involving guiding structures, e.g. spacers or supporting members
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/736—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明はパワーデバイス半導体装置の基板に関し、特に
半導体ペレット搭載,基板に関する。
半導体ペレット搭載,基板に関する。
[従来の技術コ
従来、パワーデバイス半導体装置は、第3図に示すよう
に、半導体ペレット4を銅製等の表面が平坦な基板1上
にSnPb合金等の半田3により接合する構造となって
いる。
に、半導体ペレット4を銅製等の表面が平坦な基板1上
にSnPb合金等の半田3により接合する構造となって
いる。
前記構造を構成する工程はマウント工程と呼ばれ、基板
1を半田材の融点以上に加熱し、半田3を広げた上にペ
レット4を置き冷却し接合する。
1を半田材の融点以上に加熱し、半田3を広げた上にペ
レット4を置き冷却し接合する。
よって、ペレット4一半田3一基板1の3層構造となる
(第4a図参照)。
(第4a図参照)。
[発明が解決しようとする課題]
この半田3は、基板1とペレット4の接合以外に基板1
とペレット4の熱膨張差によるペンディングストレスの
緩衝層としての機fJFを持っているため、一定以上の
厚さが必要となっている。ただし、半田3の厚さが厚す
ぎる場合、抵抗(熱抵抗および電気抵抗)が増加するた
め半田厚は上限下限の制御が必要となる。上述した従来
の技術では、半田厚制御のため、半田量・半田広がり・
マウント温度の制御が厳しく、最適条件からずれると、
ペレット傾き(第4b図)、ペレット偏り(第4C図)
等が発生するという欠点がある。
とペレット4の熱膨張差によるペンディングストレスの
緩衝層としての機fJFを持っているため、一定以上の
厚さが必要となっている。ただし、半田3の厚さが厚す
ぎる場合、抵抗(熱抵抗および電気抵抗)が増加するた
め半田厚は上限下限の制御が必要となる。上述した従来
の技術では、半田厚制御のため、半田量・半田広がり・
マウント温度の制御が厳しく、最適条件からずれると、
ペレット傾き(第4b図)、ペレット偏り(第4C図)
等が発生するという欠点がある。
本発明の目的は、半田厚の最適制御が可能で,ペレット
傾きやペレット偏りが生じない半導体ペレット搭載基板
を提供することである。
傾きやペレット偏りが生じない半導体ペレット搭載基板
を提供することである。
[課題を解決するための手段]
本発明の半導体ペレット搭載基板は、半田の最適な厚さ
を確保するとともに、ペレットを基板に対して水平に接
合するために、前記ペレットが直接載せられる、高さが
全て同じで、線状または点状の複数の凸部を基板表面に
有している。
を確保するとともに、ペレットを基板に対して水平に接
合するために、前記ペレットが直接載せられる、高さが
全て同じで、線状または点状の複数の凸部を基板表面に
有している。
[作用]
ペレットは凸部に載せられて半田により接合されるので
、半田層の厚さは凸部の高さに常に保持される。
、半田層の厚さは凸部の高さに常に保持される。
なお、凸部の高さはlOμj8〜80μ茄位が、上述し
た抵抗等を考慮して@通であることが実験により判別し
た。
た抵抗等を考慮して@通であることが実験により判別し
た。
[実施例コ
次に、本発明の実施例について図面を参照して説明する
。
。
第1a図は本発明の第1の実施例の半導体ペレット搭載
基板の平面図、′dfjlb図は第1a図のA−A線断
面図である。
基板の平面図、′dfjlb図は第1a図のA−A線断
面図である。
鋼材等で形成され、ペレット4を搭載し、篭極として使
用される基板i上に、高さ50μ、幅100μmで基板
1中心から四方に広がる線状の凸部2が形成され、凸部
2面に半田3を介してペレット4(第1a図では破線で
示す)が載せられている。ペレット4は凸部2により5
0μの高さに制御され、半田3を介して接合される。
用される基板i上に、高さ50μ、幅100μmで基板
1中心から四方に広がる線状の凸部2が形成され、凸部
2面に半田3を介してペレット4(第1a図では破線で
示す)が載せられている。ペレット4は凸部2により5
0μの高さに制御され、半田3を介して接合される。
第2a図は本発明の第2の実施例の平面図、第2b図は
第2a図のB−B断面図である。
第2a図のB−B断面図である。
基板i上に、高さ5OU、直径50μの点状の凸部5が
複数個形成され、凸部2面上に半田3を介してペレット
4(第2a図では破線で示す)が載せられている。ペレ
ット4は凸部5より50μ茄の高さに制御され、半田3
を介して接合される。
複数個形成され、凸部2面上に半田3を介してペレット
4(第2a図では破線で示す)が載せられている。ペレ
ット4は凸部5より50μ茄の高さに制御され、半田3
を介して接合される。
この実施例では、凸部5が点在しているため、ペレット
4が基板!中心よりずれた場合でもペレットが傾かない
利点がある。
4が基板!中心よりずれた場合でもペレットが傾かない
利点がある。
[発明の効果]
以上説明したように本発明は、基板上に凸部を設けるこ
とにより、半田厚の下限を最適制御することが可能とな
り、熱ストレス等に対する品質が安定した製品が製造可
能となる効果がある。
とにより、半田厚の下限を最適制御することが可能とな
り、熱ストレス等に対する品質が安定した製品が製造可
能となる効果がある。
第1a図は本発明の第1の実施例の半導体ペレット搭載
基板の平面図、第1b図は第1a図のべレットマウント
時のA−A断面図、第2a図は本発明の第2の実施例の
半導体ペレット搭載基板の平面図、第2b図は第2a図
のべレットマウント時のB−B断面図、第3図は従来の
半導体ペレット塔a基板のべレットマウント時の平面図
、第4a図は第3図の縦断而図、第4b図はペレット傾
き時の縦断面図、第4C図はペレット偏り時の縦断面図
である。 1・・・基板、 2、5・・・凸部、3・
・・半田、 4・・・ペレット。 A 第1a図
基板の平面図、第1b図は第1a図のべレットマウント
時のA−A断面図、第2a図は本発明の第2の実施例の
半導体ペレット搭載基板の平面図、第2b図は第2a図
のべレットマウント時のB−B断面図、第3図は従来の
半導体ペレット塔a基板のべレットマウント時の平面図
、第4a図は第3図の縦断而図、第4b図はペレット傾
き時の縦断面図、第4C図はペレット偏り時の縦断面図
である。 1・・・基板、 2、5・・・凸部、3・
・・半田、 4・・・ペレット。 A 第1a図
Claims (1)
- 【特許請求の範囲】 1、半導体ペレットが半田により接合されて搭載される
、パワーデバイス半導体装置の半導体ペレット搭載基板
において、 前記半田の最適な厚さを確保するとともに、ペレットを
基板に対して水平に接合するために、前記ペレットが直
接載せられる、高さが全て同じで、線状または点状の複
数の凸部を基板表面に有することを特徴とする、半導体
ペレット搭載基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1236443A JPH0397234A (ja) | 1989-09-11 | 1989-09-11 | 半導体ペレット搭載基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1236443A JPH0397234A (ja) | 1989-09-11 | 1989-09-11 | 半導体ペレット搭載基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0397234A true JPH0397234A (ja) | 1991-04-23 |
Family
ID=17000830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1236443A Pending JPH0397234A (ja) | 1989-09-11 | 1989-09-11 | 半導体ペレット搭載基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0397234A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH118335A (ja) * | 1997-02-17 | 1999-01-12 | Anam Ind Co Inc | 回路基板及びその製造方法とこれを用いた半導体パッケージの製造方法 |
| EP1775790A1 (en) * | 2005-10-14 | 2007-04-18 | Delphi Technologies, Inc. | Sofc assembly joint spacing |
| WO2021065736A1 (ja) * | 2019-10-04 | 2021-04-08 | 株式会社デンソー | 半導体装置 |
| JP2021061393A (ja) * | 2019-10-04 | 2021-04-15 | 株式会社デンソー | 半導体装置 |
-
1989
- 1989-09-11 JP JP1236443A patent/JPH0397234A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH118335A (ja) * | 1997-02-17 | 1999-01-12 | Anam Ind Co Inc | 回路基板及びその製造方法とこれを用いた半導体パッケージの製造方法 |
| US8168347B2 (en) | 2004-12-30 | 2012-05-01 | Delphi Technologies Inc. | SOFC assembly joint spacing |
| EP1775790A1 (en) * | 2005-10-14 | 2007-04-18 | Delphi Technologies, Inc. | Sofc assembly joint spacing |
| WO2021065736A1 (ja) * | 2019-10-04 | 2021-04-08 | 株式会社デンソー | 半導体装置 |
| JP2021061393A (ja) * | 2019-10-04 | 2021-04-15 | 株式会社デンソー | 半導体装置 |
| CN114503255A (zh) * | 2019-10-04 | 2022-05-13 | 株式会社电装 | 半导体装置 |
| US12315825B2 (en) | 2019-10-04 | 2025-05-27 | Denso Corporation | Semiconductor device having wire pieces in bonding member |
| CN114503255B (zh) * | 2019-10-04 | 2025-08-26 | 株式会社电装 | 半导体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6504723B1 (en) | Electronic assembly having solder thermal interface between a die substrate and a heat spreader | |
| JP3233535B2 (ja) | 半導体装置及びその製造方法 | |
| JPH06302650A (ja) | 半導体装置 | |
| JP3296130B2 (ja) | 電子部品の半田付け方法 | |
| JPS6312142A (ja) | はんだ継手の形状の制御方法 | |
| JPH1174312A (ja) | 半導体装置およびはんだバンプの形成方法 | |
| JP2011171427A (ja) | 積層型半導体装置 | |
| JPH0397234A (ja) | 半導体ペレット搭載基板 | |
| JPH02146757A (ja) | 半導体装置 | |
| JP3367826B2 (ja) | 半導体メモリ装置及びその製造方法 | |
| JPH07288255A (ja) | はんだバンプの形成方法 | |
| JPH0621110A (ja) | 半導体チップの組立治具 | |
| JP3175786B2 (ja) | フリップチップの実装方法 | |
| JP4040551B2 (ja) | 半導体素子実装方法 | |
| JP3885254B2 (ja) | プリント配線板の製造方法 | |
| JPS58157147A (ja) | 混成集積回路基板 | |
| JPH10209205A (ja) | チップの実装構造 | |
| JPS6262533A (ja) | 半導体素子の高密度実装方法 | |
| JPH04355955A (ja) | ピングリッドアレイ用リードピン | |
| JPH0766208A (ja) | 半導体装置およびその製造方法 | |
| JP2006278598A (ja) | 半導体装置 | |
| JPH04127649U (ja) | フリツプチツプ実装構造 | |
| JPH11150151A (ja) | 集積回路チップの実装構造および方法 | |
| JPH09167811A (ja) | 表面実装型電子部品 | |
| JP2001284380A (ja) | 半導体装置の実装方法 |