JPH0398146A - マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプロセッサシステムに関し、特に複
数のマイクロプロセッサシステムと、これらのマイクロ
プロセッサシステムが共通に接続されたシステムバスと
により構成され、これらのマイクロプロセッサシステム
相互間でデータ転送を行うマイクロプロセッサシステム
に関する．〔従来の技術〕 複数のマイクロプロセッサシステム相互間のデータ転送
では、夫夫マイクロプロセッサシステムが共通に使用で
きるマルチシステムバスを経由して行なわれることが一
般的である。

この種のマルチシステムバスには、アイ・イー・イー・
ハイフン・７９６　（ＩＥＥＥ−７９６）ザ・インステ
ィテユート・オブ・エレクトリカル・アンド・エレクト
ロニクスエンジニア・ハイフン−７　９　６　（Ｔｈｅ
　Ｉｎｓｔｉｔｕｔｅ　ｏｆ　Ｅｌｅｃｔｒｉｃａｌ　
Ｅｌｅｃｔｒｏｎｉｃｓ　Ｅｎｇｉｎｅｅｒ　−　７　
９　６　）のマルチバスや、アイ・イー・イー・イー・
ハイフン・ビー・１０１４　（ＩＥＥＥ−Ｐ１０１４）
のＶＭＥバスが採用されている。

第３図に示すように、複数のマイクロプロセッサシステ
ムがマルチシステムバス上に接続されている時、マルチ
システムバス３００上に複数のマイクロプロセッサシス
テム３１０，３２０，３３０が存在可能であり、夫夫が
マスターモード（システムバスの使用に当って主導権を
握って動作するモード〉や、スレーブモード（システム
バスの使用に当って従属で動作するモード）になること
ができる．また、スレーブの機能だけを持つスレーブシ
ステム３４０も存在可能である。

夫夫のマイクロプロセッサシステム３１０，３２０，３
３０は、マルチシステムバス３０′０を使用する際、マ
ルチシステムバスのバス交換信号３０１を介して夫夫の
システム内に設けてあるバス交換制御回路３１２，３２
２，３３２の調停を受け、ローカルバス３１４，３２６
，３３７およびバッファ回路３１３，３２３，３３３を
介してマルチシステムバス３００上にアドレス情報およ
びデータ情報と制御信号とを入出力する。

マルチシステムバス３００のアーキテクチャは、第４図
に示すように、アドレス情報およびデータ情報と制御信
号とが図のようなタイミングをとる． これらは、夫夫のマイクロプロセッサシステム３１０，
３２０，３３０内のどれか一つのＣＰＵ３１１，３２１
．３３１がマスターモードになり、このＣＰＵとスレー
ブモードのマイクロプロセッサシステムやスレーブシス
テム３４０との間でデータ転送を行なう。

第３図において、マイクロプロセッサシステム３２０に
は、入出力装置（Ｉ／Ｏ）３２７とスレーブバッファ回
路３２８とが、またマイクロプロセッサシステム３３０
には、ＣＰ０３３１とマルチシステムバス３００からア
クセスできる記憶回路３３５およびスレーブバッファ回
路３３８とが、またスレーブシステム３４０には、記憶
回路３４１とスレーブバッファ回路３４２とが夫夫設け
られている。

これらの回路は、ＣＰＵ３２１およびＣＰＵ３３１の動
作制御に関与せず、他のマスターモードになっているマ
イクロプロセッサシステムから直接アクセスすることが
できる。これらの回路は、スレーブシステム３４０と同
じように、スレーブシステムおよびスレーブ回路と呼ん
でいる。

〔発明が解決しようとする課題〕

従来、マイクロプロセッサシステムのマルチシステムバ
スにインタフェースするアドレス情報バッファ回路と、
データ情報バッファ回路と、制御信号バッファ回路（以
後、マルチシステムバッファ回路とも呼ぶ〉およびスレ
ーブシステム用アドレス情報バッファ回路とデータ情報
バッファ回路と、制御信号バッファ回路（以後、スレー
ブバッファ回路とも呼ぶ）は、第５図の従来のマルチプ
ロセッサシステムのブロック図に示すように、マルチシ
ステムバスに対して並列に接続されているのが、回路構
成上簡単なため、一般的である。

スレーブシステムは第３図のＩ／Ｏディバイス３２７や
、記憶回路３３５といった、いわゆるインテリジェンシ
ーを持たないシステムでは、システム構成が簡単である
．しかし、ＤＭＡＣ（Ｄｉｒｅｃｔ　Ｍｅｎ＋ｏｒｙ　
Ａｃｃｅｓｓ　Ｃｏｎｔｒｏｌｌｅｒ　）やＭＰＳＣ（
ＭｕＩｊｉｐｌ　Ｐｒｏｔｏｃｏｌ　Ｓｅｒｉａｌ　Ｃ
ｏｎｔｒｏｌｌｅｒ）といったインテリジェンシーを持
ったシステムで楕戒し、スレーブシステムに他のマイク
ロプロセッサシステムからデータ転送を受け、それを処
理するとすれば、ＣＰＵプロセッサーがＤＭＡＣやＭＰ
ＳＣを制御しなければならず、ハードウェアが非常に複
雑になるという欠点がある． これに対処するためには、第５図に示すように、ローカ
ルシステムに具備されたＤＭＡＣやＭＰＳＣをＣＰＵ１
２０で制御して処理する方法がある。他のマイクロプロ
セッサシステムからのデータは、ＣＰＵ１２０の制御の
もとに各種バッファ回路１２７〜１３０を介してローカ
ルシステム内に転送され、ＤＭＡＣとＭＰＳＣで処理さ
れていた。

しかし、ＣＰＵ１２０およびローカルシステムにおいて
、ＣＰＵ１２０とＤＭＡＣが含まれるシステムでは、Ｃ
ＰＵ１２０とＤＭＡＣは同時にローカノレシステムバス
を占有することはできず、必ずどちらか一方のデバイス
がバスを占有してデータ処理を行う必要がある． これによって、ＤＭＡＣが動作しているときは、ＣＰＵ
１２０の動作は、一時アイドル状態になっており、ＣＰ
Ｕ１２０が本来行なうべき処理が中断され、実効処理速
度の低下につながっていた． 〔課題を解決するための手段〕 本発明のマイクロプロセッサシステムの楕或は、複数の
マイクロプロセッサシステム相互間のデータ転送をマル
チシステムバスを介して行なうシステムにおいて、他の
マイクロプロセッサシステムのデータをダイレクトメモ
リアクセスコントローラ（ＤＭＡＣ）およびマルチプロ
トコルシルアルコントローラ（ＭＰＳＣ）の機能により
パラレルデータをシリアルデータに変換して他のマイク
ロプロセッサシステムとの間でデータ送受信を行なう手
段と、この手段をローカルシステムではなくスレーブシ
ステムに具備し、前記他のマイクロプロセッサシステム
からのデータを前記マルチシステムバスを経由して双方
向からアクセス可能なｎ（ｎは２以上の整数）面の記憶
回路と、また、その記憶回路はローカルシステム内の中
央処理装Ｗ　（ＣＰＵ）からもアクセスが可能な手段を
有し、前記ＣＰＵからのアクセスと前記ＤＭＡＣからの
アクセスにより、前記マルチシステムバスのダブルアク
セスを調停する手段と、また前記ＣＰＬ７とＤＭＡＣか
らのどちらかのアクセスを優先するかをあらかじめ設定
することができる手段と、前記ｎ面の双方向アクセス可
能な記憶回路を前記ＣＰＵから切換える手段とを備え、
前記ＣＰＵとローカルシステムの動作に影響を与えずに
高速なデータ処理が行なえること、また前記他のマイク
ロプロセッサシステムからのデータ転送を前記ｎ面の記
憶回路を交互に切換えることにより、高い実効転送速度
が得られることを特徴とする．〔実施例〕 次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図、第２図は
第１図におけるローカルシステムとスレーブシステムの
詳細図である． 始めに、第１図にて本発明のマイクロプロセッサシステ
ムの概要を述べ、詳細は第２図を用いて説明する． 第１図は、大きく分けると７つのブロックから構成さて
いる． ＣＰＵＩＯとローカルシステムバス１４を分離する制御
信号バッファ回路（１）１１とアドレス情報バッファ回
路（１）１２とデータ情報バッファ回路（１）１３，ロ
ーカルシステムＬＳ，スレーブシステムＳＳ，バッファ
制御回路１５，マルチシステムバス２５ヘインタフェー
スするためのバス変換回路１７と、制御信号バッファ回
路（２）１８と、アドレス情報バッファ回路（２）１９
と、データ情報バッファ回路（２−１）．（２−２）２
０と、ＳＷＡＰバッファ回路２１およびスレーブとして
スレーブ制御信号バッファ回路２２とスレーブアドレス
情報バッファ回路２３と、スレーブデータ情報バッファ
回路２４から構成されている。

ＣＰＵＩＯは、通常ローカルシステムにアクセスしてい
るが、他のマイクロプロセッサシステムとデータ転送を
行なう必要が生じた時、マルチシステムバス要求信号３
１をアクティブにし、バス変換制御回路ｌ７に起動をか
ける。

マルチシステムバス２５の使用に際して調停した結果、
成功であれば、マルチシステムバス応答信号３２をアク
ティブにし、バツファ制御回路１５へ送る。

以後、ＣＰＵＩＯは、マルチシステムバス２５を経由し
て他のマイクロプロセッサシステムとデータ転送を行な
う。データ転送が終わり次第、マルチシステムバス要求
信号３１は非アクティブとなる。これに伴い、マルチシ
ステムバス応答信号３２も非アクティブとなる． 一方、スレーブシステムＳＳは、マルチシステムバス２
５とスレーブシステムバスｌ６を分離しているスレーブ
制御信号バッファ回路２２と、スレーブアドレス情報２
３と、スレーブデータ情報バッファ回路２４は、マルチ
システムバス２５からの各種信号をスレーブシステム内
に常時取込んでいる。

次に、第２図を参照して詳細を説明する。

従来、ローカルシステム内に位置していたＤＭＡＣ４２
とパラレルデータをシリアルデータに変換するＭＰＳＣ
は、このスレーブシステム内に位置している．これによ
って、他のマイクロプロセッサシステムから転送される
データは、ローカルシステムの動作に影響を与えずにパ
ラレルからシリアルのデータ列に変換でき、高速な実効
処理速度が得られる． 次に、第２図の構成について述べる． ローカルシステムとスレーブシステムは、制御信号（３
）２９と、アドレス情報バッファ回路（３）２８と、テ
ータ情報バッファ回路（３）２７で分離されている．ま
た、マルチシステムバス２５は、スレーブ制御信号バッ
ファ回路２２と、スレーブ情報バッファ回路２３と、ス
レーブデータ情報バップア回路２４でスレーブシステム
にインタフェースされる． ローカルシステムからのデータと、マルチシステムバス
２５を経由して転送されるデータは、２面の記憶回路（
Ａ）４０と、記憶回路（Ｂ）４１に記憶される。ローカ
ルシステムからのデータは、ＣＰＵＩＯの制御で、これ
らの記憶回路（Ａ）４０および（Ｂ）４１に記憶される
し、また、マルチシステムバス２５を経由して転送され
るデータは、まず、記憶回路（Ａ）４０または、記憶回
路（Ｂ）４のデバイス選択信号５４の発生およびマッピ
ングを自由に設定できる． アドレスデコーダ回路４６から出力されるこのデバイス
選択信号５４と、スレーブ制御信号で記憶されるこれら
の記憶回路（Ａ）４０または記憶回路（Ｂ）４１に記憶
されたデータは、ＣＰＵＩＯからのデータ転送起動を、
ＭＰＳＣ４４とＤＭＡＣコントローラ４２に行ない、Ｄ
ＭＡＣコントローラ４２の機能で記憶回路に記憶された
パラレルデータをシルアルデー夕に連続的に変換して出
力する。また、反面、シルアルデータをパラレルに変換
して記憶回路に転送することもできる．しかし、ＣＰＵ
１０から記憶回路（Ａ）４０または、記憶回路（Ｂ）４
１にアクセスする場合、記憶回路（Ｂ）４１にアクセス
する場合、記憶回路．（Ａ）４０または、記憶回路（Ｂ
）４１は、すでにＤＭＡＣ４２とアクセス中である場合
や、また、反面、ＣＰＵＩＯが上記記憶回路にアクセス
中である場合、ＤＭＡＣ４２がアクセスしようとする場
合がある．このように、ＣＰＵＩＯからのアクセスとＤ
ＭＡＣコントローラ４２からのアクセスとが競合する場
合が生じる。

もし、バスの競合が生じた時は、記憶回路へ記憶すべき
データに誤りが発生してしまい、正しいデータ転送が行
なえなくなる。これを防止するため、優先順位調停回路
４５を具備し、外部からあらかじめ設定された優先順位
判定手順に従ってバスの調停を行ない、バスのダブルア
クセスによる競合を防いでいる． また、上記２面の記憶回路（Ａ）４２と記憶回路（Ｂ）
４４は、Ａ／Ｂ切換信号４８に従って切換えられる． たとえば、ＣＰＵＩＯが記憶回路（Ａ）４０にアクセス
しているときは、ＤＭＡＣ４２にアクセスしている．ま
た反対のときもある。さらに、マルチシステムバス２５
からのアクセスにおいても、このＡ／Ｂ切換信号４８に
て、それぞれ切換を行なう．これによってデータ転送の
実効速度を高速にすることができる． 〔発明の効果〕 以上説明したように本発明は、従来、ローカルシステム
内に具備されたＤＭＡＣとデータをパラレルからシルア
ルに変換するＭＰＳＣとをスレーブシステム内に具備す
ることによって、ＣＰＵの動作に何んの制限も与えずに
高速な処理が行なえるという効果と、２面ある記憶回路
をＣＰＵによて適切に切換えることによって、他のマイ
クロプロセッサシステムからのデータ転送とこのパラレ
ルなデータをシルアルに高速に変換でき、実効転送速度
を高めることができるという効果がある．

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図におけルローカルシステムとスレーブシステムの
詳細を示したブロック図、第３図は複数のマイクロプロ
セッサシステムが、マルチシステムバス上に接続されて
いることを示すブロック図、第４図はマルチシステムバ
スのアーキテクチャを示すタイミングチャート、第５図
は従来のマルチプロセッサシステムのブロック図である
． １０・・・ＣＰＵ、１１・・・制御信号バッファ回路（
１）、１２・・・アドレス情報バッファ回路（１）１３
・・・データ情報バッファ回路（１）、１４・・・ロー
カルシステムバス、１５・・・バッファ制御回路、１６
・・・スレーブシステムバス、１７・・・バス交換制御
回路、１８・・・制御信号バッファ回路２、１９・・・
アドレス情報バッファ回路（２）、２０・・・データ情
報バッファ回路（２−１），（２−２）、２１・・・Ｓ
ＷＡＰバッファ回路、２２・・・スレーブ制御信号バッ
ファ回路、２３・・・スレーブアドレス情報バツファ回
路、２５・・・マルチシステムバス、２７・・・データ
情報バッファ回路（３）、２８・・・アドレス情報バッ
ファ回路、（３）２９・・・制御信号バツ７７回路（３
）、３０・・・スレーブチップ選択信号、３１・・・マ
ルチシステムバス要求信号、３２・・・マルチシステム
バス応答信号、３３・・・バツファ制御信号、３４・・
・シリアルデータ、４０・・・記憶回路（Ａ）、４１・
・・記憶回路（Ｂ）、４２・・・ＤＭＡＣ、４３・・・
ＤＭＡ要求／応答信号、４４・・・ＭＰＳＳ、４５・・
・優先順位調停回路、４６・・・アドレスデコーダ回路
、４８・・・Ａ／Ｂ切換信号、４９・・・バツファ許可
信号、５０．５４・・・ディバイス選択信号、５１・・
・ＨＯＬＤ要求信号、５２・・・ＨＯＬＤ許可信号、５
３・・・割込み要求信号、５５・・・転送ＡＣＩ（信号
。

Claims (1)

【特許請求の範囲】
1. 　複数のマイクロプロセッサシステム相互間のデータ転
   送をマルチシステムバスを介して行なうシステムにおい
   て、他のマイクロプロセッサシステムのデータをダイレ
   クトメモリアクセスコントローラ（ＤＭＡＣ）およびマ
   ルチプロトコルシルアルコントローラ（ＭＰＳＣ）の機
   能によりパラレルデータをシリアルデータに変換して他
   のマイクロプロセッサシステムとの間でデータ送受信を
   行なう手段と、この手段をローカルシステムではなくス
   レーブシステムに具備し、前記他のマイクロプロセッサ
   システムからのデータを前記マルチシステムバスを経由
   して双方向からアクセス可能なｎ（ｎは２以上の整数）
   面の記憶回路と、また、その記憶回路はローカルシステ
   ム内の中央処理装置（ＣＰＵ）からもアクセスが可能な
   手段を有し、前記ＣＰＵからのアクセスと前記ＤＭＡＣ
   からのアクセスにより、前記マルチシステムバスのダブ
   ルアクセスを調停する手段と、また前記ＣＰＵとＤＭＡ
   Ｃからのどちらかのアクセスを優先するかをあらかじめ
   設定することができる手段と、前記ｎ面の双方向アクセ
   ス可能な記憶回路を前記ＣＰＵから切換える手段とを備
   え、前記ＣＰＵとローカルシステムの動作に影響を与え
   ずに高速なデータ処理が行なえること、また前記他のマ
   イクロプロセッサシステムからのデータ転送を前記ｎ面
   の記憶回路を交互に切換えることにより、高い実効転送
   速度が得られることを特徴とするマイクロプロセッサシ
   ステム。