JPH0399294A - 電子時計 - Google Patents
電子時計Info
- Publication number
- JPH0399294A JPH0399294A JP1236024A JP23602489A JPH0399294A JP H0399294 A JPH0399294 A JP H0399294A JP 1236024 A JP1236024 A JP 1236024A JP 23602489 A JP23602489 A JP 23602489A JP H0399294 A JPH0399294 A JP H0399294A
- Authority
- JP
- Japan
- Prior art keywords
- output
- section
- gate
- inverter
- test
- Prior art date
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- Pending
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- Electric Clocks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は電池駆動式アナログ電子時計の集積回路に関す
る。
る。
［従来の技術］
ステッピングモータを用いたクォーツ式電子時計は従来
よりあった。この技術の中で最も注意すべきところは二
極ステッピングモータの駆動方法である。ステッピング
モータを駆動する場合、１秒１秒の運針を正確に行い、
かつ電子時計利用者が時々行う時報合せについても作業
終了直後がら運針がなされるよう配慮しておかなければ
ならない。モータな正確に回転させるためには、駆動電
流パルスの印加方向を確実に交番させる必要があるため
、従来は駆動パルスを出力する都度その状態を記憶して
おき、次の駆動パルスを監視する方式をとっていた。そ
のため状態記憶部分の回路にはリセットがかからないよ
うにしていた。
よりあった。この技術の中で最も注意すべきところは二
極ステッピングモータの駆動方法である。ステッピング
モータを駆動する場合、１秒１秒の運針を正確に行い、
かつ電子時計利用者が時々行う時報合せについても作業
終了直後がら運針がなされるよう配慮しておかなければ
ならない。モータな正確に回転させるためには、駆動電
流パルスの印加方向を確実に交番させる必要があるため
、従来は駆動パルスを出力する都度その状態を記憶して
おき、次の駆動パルスを監視する方式をとっていた。そ
のため状態記憶部分の回路にはリセットがかからないよ
うにしていた。
ところが電子回路を製造し、検査する段階では計時機能
優先で考案された上記回路方式が逆にテストしに（（す
る原因にもなっている。何故ならテスト装置にセットし
、測定しようとした１時に内部論理状態を一意的に決定
できないのである。そのためテストを実施する前に、内
部論理状態を意図した状態になるような工夫が必要とな
る。
優先で考案された上記回路方式が逆にテストしに（（す
る原因にもなっている。何故ならテスト装置にセットし
、測定しようとした１時に内部論理状態を一意的に決定
できないのである。そのためテストを実施する前に、内
部論理状態を意図した状態になるような工夫が必要とな
る。
秒運針用の電子回路に於いては、例えば２ＫＨ２周期を
受ける分周段から早送りする場合でも最大２０４８Ｘ２
の数のクロックを入力し、モータ駆動パルス出力等をモ
ニタしながらの初期設定を実施しなければならないので
ある。
受ける分周段から早送りする場合でも最大２０４８Ｘ２
の数のクロックを入力し、モータ駆動パルス出力等をモ
ニタしながらの初期設定を実施しなければならないので
ある。
これは鵬に検査時間が長び（ばかりでな（、検査のため
の手続きが複雑化する等の弊害要因となってしまってい
る。
の手続きが複雑化する等の弊害要因となってしまってい
る。
［発明が解決しようとする課題］
本発明は、かかる課題を除去することを目的としている
。
。
［課題を解決するだめの手段］
本発明では水晶発振部、分周部、駆動信号発生部、駆動
出力状態記憶部から構成される計時用論理部と、前記計
時用論理部の計時動作と無関係に設けられたテスト端子
と、前記テスト端子の信号で制御されるテスト用論理部
とを有し、前記分周部、前記駆動信号発生部は前記テス
ト用論理部からの出力によってリセットされ、しかもテ
スト用論理部からの出力によってのみ前記駆動出力状態
記憶部をリセットされるよ５に構成することを特徴とし
ている。
出力状態記憶部から構成される計時用論理部と、前記計
時用論理部の計時動作と無関係に設けられたテスト端子
と、前記テスト端子の信号で制御されるテスト用論理部
とを有し、前記分周部、前記駆動信号発生部は前記テス
ト用論理部からの出力によってリセットされ、しかもテ
スト用論理部からの出力によってのみ前記駆動出力状態
記憶部をリセットされるよ５に構成することを特徴とし
ている。
［実施例コ
以下本発明の具体的実施例に基づき、その作用を説明す
る。第１図は本発明に於けるシステムの基本構成図であ
る。図中１は水晶発振部、２及び３は分周部、４は駆動
信号発生部、５は駆動出力状態記憶部、６はテスト用論
理部、７は水晶振動子、８は二極ステッピングモータ、
９はテスト端子、１０は電子回路、１１は計時用論理部
であるここで水晶発振子７は、水晶発振部１と接続され
計時に必要な原振信号を発生する。２及び３０分周部は
、１の水晶発振部原振を分周し、必要な周期の周波数に
変換する。２及び３の各分周信号は駆動信号発生部に引
渡され、計時用の秒−嚇位の駆動信号を作り出し、出力
状態記憶部の論、理状態に従って出力信号の各出力端子
に振り分ける。テスト用論理部６は、テスト端子９から
の信号によって、水晶発振部１，２及び３０分周部、出
力状態記憶部５のリセット信号を発生する。
る。第１図は本発明に於けるシステムの基本構成図であ
る。図中１は水晶発振部、２及び３は分周部、４は駆動
信号発生部、５は駆動出力状態記憶部、６はテスト用論
理部、７は水晶振動子、８は二極ステッピングモータ、
９はテスト端子、１０は電子回路、１１は計時用論理部
であるここで水晶発振子７は、水晶発振部１と接続され
計時に必要な原振信号を発生する。２及び３０分周部は
、１の水晶発振部原振を分周し、必要な周期の周波数に
変換する。２及び３の各分周信号は駆動信号発生部に引
渡され、計時用の秒−嚇位の駆動信号を作り出し、出力
状態記憶部の論、理状態に従って出力信号の各出力端子
に振り分ける。テスト用論理部６は、テスト端子９から
の信号によって、水晶発振部１，２及び３０分周部、出
力状態記憶部５のリセット信号を発生する。
８のステッピングモータは、４の駆動信号発生部からの
出力により、規則的に回転動作をする。
出力により、規則的に回転動作をする。
以上の信号の流れに従い、より具体的な回路実施例を示
したのが第２図である。
したのが第２図である。
図中２１はインバータ、２２はクロック立上りエツジで
出力変化するラッチ、２６はＮＯＲゲート、２４はイン
バータ、２５はＮＡＮＤゲート、２６はＮＯＲゲート、
２７，２Ｂはインバータ、２９は出力用ＰチャネルＭＯ
３）ランジスタ、３０は出力用ＮチャネルＭＯ３）ラン
ジスタ、５１はクロック立下りエツジで動作するリセッ
ト付きトグル型フリップ７０ツブ、３２〜３６はインバ
ータ、３７及び３８はそれぞれ出力用Ｐチャネル、Ｎチ
ャネルＭＯｓトランジスタ、４１は制御入力端子、４２
はテスト端子、４３，４４，５０゜５４．５７，５８，
６０．６１はインバータ、４５及び４６はプルダウン抵
抗、４７〜４９，５６．６０−はＨＡＮＤゲート、５２
はＡＮＤゲート；５１．５３．５９はＮＯＲゲート、４
′は駆動信号発生部、５１は駆動出力状態記憶部、６′
はテスト用論理部、３９及び４ｏはステッピングモータ
接続用の出力端子、１００〜１０６は６′のテスト用論
理部各７−ド信号、２００〜２０５は４１の駆動信号発
生部に於ける各ノード信号を表わしている。５５は奇数
段のインバータによる遅延線である。
出力変化するラッチ、２６はＮＯＲゲート、２４はイン
バータ、２５はＮＡＮＤゲート、２６はＮＯＲゲート、
２７，２Ｂはインバータ、２９は出力用ＰチャネルＭＯ
３）ランジスタ、３０は出力用ＮチャネルＭＯ３）ラン
ジスタ、５１はクロック立下りエツジで動作するリセッ
ト付きトグル型フリップ７０ツブ、３２〜３６はインバ
ータ、３７及び３８はそれぞれ出力用Ｐチャネル、Ｎチ
ャネルＭＯｓトランジスタ、４１は制御入力端子、４２
はテスト端子、４３，４４，５０゜５４．５７，５８，
６０．６１はインバータ、４５及び４６はプルダウン抵
抗、４７〜４９，５６．６０−はＨＡＮＤゲート、５２
はＡＮＤゲート；５１．５３．５９はＮＯＲゲート、４
′は駆動信号発生部、５１は駆動出力状態記憶部、６′
はテスト用論理部、３９及び４ｏはステッピングモータ
接続用の出力端子、１００〜１０６は６′のテスト用論
理部各７−ド信号、２００〜２０５は４１の駆動信号発
生部に於ける各ノード信号を表わしている。５５は奇数
段のインバータによる遅延線である。
２１のインバータ、２２のラッチ、及び２３のＮＯＲゲ
ートは、２００の信号を、２０１のクロック信号によっ
て微分し、毎秒の駆動信号発生を行う機能を持つ。こう
して作られる秒信号列の中間点で出力状態が変わるよう
に、ラッチ２２に対１．て６０のＮＡＮＤ、６１のイン
バータを付加し５′の出力状態記憶部を成すトグル型フ
リップフロップ３１０制御信号を作り出している。イン
バータ３２はフリップフロップ３１の互出力を受ケ、論
理反転出力を２５のＮＡＮＤと２６のＮＯＨの各ゲート
に供給する。ここで３１のフリップフロップ出力可がｔ
′Ｌ″である時、インバータ３２の出力は１′Ｈ″とな
り、ＨＡＮＤゲート２５を能動に、ＮＯＲゲート２６を
非能動にする。そして次の１秒には状態が逆転する。従
って２５ＯＮＯＲゲートから出力される１秒毎の駆動パ
ルスは、能動になっている２５又は２６のいずれかのゲ
ートを介して出力用ＰチャネルＭＯ８（２・９又は５７
）ＮチャネルＭＯ３（３０又は３８）へ伝わり出力端子
３９．４０への出力パルスを交互に振分けるように動作
する。
ートは、２００の信号を、２０１のクロック信号によっ
て微分し、毎秒の駆動信号発生を行う機能を持つ。こう
して作られる秒信号列の中間点で出力状態が変わるよう
に、ラッチ２２に対１．て６０のＮＡＮＤ、６１のイン
バータを付加し５′の出力状態記憶部を成すトグル型フ
リップフロップ３１０制御信号を作り出している。イン
バータ３２はフリップフロップ３１の互出力を受ケ、論
理反転出力を２５のＮＡＮＤと２６のＮＯＨの各ゲート
に供給する。ここで３１のフリップフロップ出力可がｔ
′Ｌ″である時、インバータ３２の出力は１′Ｈ″とな
り、ＨＡＮＤゲート２５を能動に、ＮＯＲゲート２６を
非能動にする。そして次の１秒には状態が逆転する。従
って２５ＯＮＯＲゲートから出力される１秒毎の駆動パ
ルスは、能動になっている２５又は２６のいずれかのゲ
ートを介して出力用ＰチャネルＭＯ８（２・９又は５７
）ＮチャネルＭＯ３（３０又は３８）へ伝わり出力端子
３９．４０への出力パルスを交互に振分けるように動作
する。
ところで本発明に関する重要ポイントは、これから説明
する６′のテスト用論理部、及びその出力による３１０
トグル型フリツプ７０ツブのりセット動作にある。以下
その点を重点的に説明してゆく。
する６′のテスト用論理部、及びその出力による３１０
トグル型フリツプ７０ツブのりセット動作にある。以下
その点を重点的に説明してゆく。
本実施例に於ける６′のテスト用論理部は４２のテスト
端子及び４１０制御入力端子により構成される。４１及
び４２の各端子は４５及び４６の各プルダウン抵抗によ
って外的入力がない場合入力が”Ｌ’ｔ／ベルになるよ
うに作用する。
端子及び４１０制御入力端子により構成される。４１及
び４２の各端子は４５及び４６の各プルダウン抵抗によ
って外的入力がない場合入力が”Ｌ’ｔ／ベルになるよ
うに作用する。
４１及び４２の各端子信号は４３及び４４のインバータ
を経て４７０ＨＡＮＤゲート、４８及び４９のＮＡ１１
ＤゲートによるＳ−Ｒ・ラッチ、５９０３人力ＮＯＲゲ
ート、５７のインバータ、５２のＡＮＤゲートの各入力
に接続されている。
を経て４７０ＨＡＮＤゲート、４８及び４９のＮＡ１１
ＤゲートによるＳ−Ｒ・ラッチ、５９０３人力ＮＯＲゲ
ート、５７のインバータ、５２のＡＮＤゲートの各入力
に接続されている。
４１０制御入力端子及び４２のテスト端、子が“′Ｌ”
を保っている時、４７の１ｉＡＮＤが能動となり″Ｌｎ
出力を行う。ｆるとＮＡＮＤ４８，４９で構成される百
−百ラッチの１ｉＡＮＤ４８を能動にし、ＨＡＨＤ４Ｂ
の出力を′Ｌ”に変化させる（リセット）。と同時に４
７ＯＮＡＮＤ、ｉ力を受ける５０のインバータ出力は”
Ｈ”を出力し、Ｎ。
を保っている時、４７の１ｉＡＮＤが能動となり″Ｌｎ
出力を行う。ｆるとＮＡＮＤ４８，４９で構成される百
−百ラッチの１ｉＡＮＤ４８を能動にし、ＨＡＨＤ４Ｂ
の出力を′Ｌ”に変化させる（リセット）。と同時に４
７ＯＮＡＮＤ、ｉ力を受ける５０のインバータ出力は”
Ｈ”を出力し、Ｎ。
Ｒゲー）５１．５５で構成されるＲ−Ｓラッチのうち、
５１のＮＯＲゲートを能動にする。その結果５ＳのＮＯ
Ｒゲート出力に′Ｈ”が出され（セット）、５５のＮＯ
Ｒゲート出力を受ける５４のインバータは、出力な°゛
Ｌ”に固定する。従ってインバータ５４の出力を受ける
インバータ５８はａｔ Ｈ”を出力し、ＮＯＲゲート５
９を非能動にする。
５１のＮＯＲゲートを能動にする。その結果５ＳのＮＯ
Ｒゲート出力に′Ｈ”が出され（セット）、５５のＮＯ
Ｒゲート出力を受ける５４のインバータは、出力な°゛
Ｌ”に固定する。従ってインバータ５４の出力を受ける
インバータ５８はａｔ Ｈ”を出力し、ＮＯＲゲート５
９を非能動にする。
一方インバータ４３に接続される５７のインバータは、
４１の制御入力端子と同相、同一信号を出力する。以上
の状態では、ＨＯＲ５９ｔインバータ５７．インバータ
５４の各ゲート出力は“Ｌ”を維持し、ＮＡＮＤ５６の
出力はａｔ Ｈｐｐとなる次に端子４１及び４２の両方
を′Ｈ″に保つ場合を考える。この場合はインバータ４
３及び４４の各出力が°′Ｌ”に転じ、結果ＮＡＮＤゲ
ート４７の出力は”Ｈ″ インバータ５０の出力は“Ｌ
”となる。よって先はどの説明と全く逆転し、４８及び
４９のＮＡＮＤゲートＲ−Ｓラッチは、４８ＯＮＡＮＤ
入力が能動となりて４８のＮＡＮＤ出力は“Ｈ“となり
（セット動作）、その瞬間５２のＡＮＤゲートが能動と
なって５２のＡＮＤ出力はＨ”になり蒐５３のＮＯＲゲ
ートを能動にして、５３及び５１のＮＯＲによるＲ−３
ラツチをセラ）（ＮＯＲ５５の中力を”Ｌ″′にする）
し、その出力を受ける５４のインバータ出力を°′Ｈ”
にする。
４１の制御入力端子と同相、同一信号を出力する。以上
の状態では、ＨＯＲ５９ｔインバータ５７．インバータ
５４の各ゲート出力は“Ｌ”を維持し、ＮＡＮＤ５６の
出力はａｔ Ｈｐｐとなる次に端子４１及び４２の両方
を′Ｈ″に保つ場合を考える。この場合はインバータ４
３及び４４の各出力が°′Ｌ”に転じ、結果ＮＡＮＤゲ
ート４７の出力は”Ｈ″ インバータ５０の出力は“Ｌ
”となる。よって先はどの説明と全く逆転し、４８及び
４９のＮＡＮＤゲートＲ−Ｓラッチは、４８ＯＮＡＮＤ
入力が能動となりて４８のＮＡＮＤ出力は“Ｈ“となり
（セット動作）、その瞬間５２のＡＮＤゲートが能動と
なって５２のＡＮＤ出力はＨ”になり蒐５３のＮＯＲゲ
ートを能動にして、５３及び５１のＮＯＲによるＲ−３
ラツチをセラ）（ＮＯＲ５５の中力を”Ｌ″′にする）
し、その出力を受ける５４のインバータ出力を°′Ｈ”
にする。
以上の順に各ゲート論理が決定してゆき、結局５９ＯＮ
ＯＲゲートが能動、５４のインバータの出力は′Ｈ”と
いう状態になる。
ＯＲゲートが能動、５４のインバータの出力は′Ｈ”と
いう状態になる。
第５番目のステップとして４２のテスト端子のみを′Ｈ
” ａｔ Ｌ”に交互切替えした場合を考える。
” ａｔ Ｌ”に交互切替えした場合を考える。
４１の端子をＨ”に保つ間、４８．４９からなるＮＡＮ
Ｄ１７）Ｒ−Ｓラッチは、４７ＯＮＡＮＤ出力が４１の
端子をａｔ Ｈ″に保っている間” ｕ ＩＩを保つた
めリセットされず、またｓｉ、ｓｓのＮＯＲゲートによ
るＲ−Ｓラッチも同様にリセットがされない。そのため
４２のテスト端子が交互に” ＃ ”Ｌ”に切替わると
、能動状態を保つ５９ＯＮＯＲゲートからは、４２のテ
スト端子からの信号が順次出力されるようになる。従り
て計時用分周段へのテスト用カウンタクロックとして利
用できる。
Ｄ１７）Ｒ−Ｓラッチは、４７ＯＮＡＮＤ出力が４１の
端子をａｔ Ｈ″に保っている間” ｕ ＩＩを保つた
めリセットされず、またｓｉ、ｓｓのＮＯＲゲートによ
るＲ−Ｓラッチも同様にリセットがされない。そのため
４２のテスト端子が交互に” ＃ ”Ｌ”に切替わると
、能動状態を保つ５９ＯＮＯＲゲートからは、４２のテ
スト端子からの信号が順次出力されるようになる。従り
て計時用分周段へのテスト用カウンタクロックとして利
用できる。
ところで５６のＮＡＮＤゲートが動作するのは極めて短
い間である。４１の端子及び４２の端子を同時にＨ″に
固定した後、４２の端子のみ一担″′Ｌ”にすると、４
２の端子が”Ｈ’から′Ｌ”に立下がる部分でのみ能動
となる。これは先の説明の中で５５．５１のＮＯＲゲー
トによるＲ−Ｓラッチがセットされるタイミングに相当
する。
い間である。４１の端子及び４２の端子を同時にＨ″に
固定した後、４２の端子のみ一担″′Ｌ”にすると、４
２の端子が”Ｈ’から′Ｌ”に立下がる部分でのみ能動
となる。これは先の説明の中で５５．５１のＮＯＲゲー
トによるＲ−Ｓラッチがセットされるタイミングに相当
する。
上記ＮＯＲラッチがセクトされると、５３のＮＯＲ出力
が′Ｌ”に転じる。この信号は５４のインバータ及び奇
数段のインバータ遅延線５５を通過して連れた信号とし
てＮＡＮＤ５６に印加される一方ＮＡＮＤ５６のもう片
方の入力へは、５４のインバータ出力が直接入るため、
ちょうどインバータ遅延線５５で設定されたわずかな期
間のみ能動即ちＮＡＮＤ５６の出力がＬ″に転じる。
が′Ｌ”に転じる。この信号は５４のインバータ及び奇
数段のインバータ遅延線５５を通過して連れた信号とし
てＮＡＮＤ５６に印加される一方ＮＡＮＤ５６のもう片
方の入力へは、５４のインバータ出力が直接入るため、
ちょうどインバータ遅延線５５で設定されたわずかな期
間のみ能動即ちＮＡＮＤ５６の出力がＬ″に転じる。
つまりインバータ遅延時間を利用した微分パルス発生動
作を行う訳である。
作を行う訳である。
５６のＮＡＮＤゲートより出力されるこの信号はインバ
ータ６０を介して、３１のトグル型フリップフロップを
リセットする。
ータ６０を介して、３１のトグル型フリップフロップを
リセットする。
本実−施例の説明から明らかなように、このようなテス
ト論理部を用いれば、テスト用クロックが入力すれる前
に、３１のフリップ７０ツブに記憶されている状態を一
意的に定めることが可能である。
ト論理部を用いれば、テスト用クロックが入力すれる前
に、３１のフリップ７０ツブに記憶されている状態を一
意的に定めることが可能である。
第３図は本実施例に於ける信号図を示す。本図は第２図
に付した各部信号番号と対応している。
に付した各部信号番号と対応している。
図中２００はＩＨｚ信号、２０１はＩＨｚ信号の微分回
路用クロック信号、２０２は出力状態記憶部への入力信
号、２０５はＩＨｚ信号の微分パルス波形、２０３及び
２０４はステッピングモータが接続さる出力端子へ出力
される波形である。
路用クロック信号、２０２は出力状態記憶部への入力信
号、２０５はＩＨｚ信号の微分パルス波形、２０３及び
２０４はステッピングモータが接続さる出力端子へ出力
される波形である。
第４図は本実施例に於けるテスト論理部の各メートの信
号図である。図中１００はリセット端子入力信号、１０
１はテスト端子入力停号、１０２は駆動出力状態記憶部
へのリセット信号、１０４はテストモードフラグ信号、
１０５はインバータ遅延線出力信号、１０６はテストモ
ードに於いて入力されるテスト端子からのクロック信号
である［発明の効果コ 本発明によれば、電子時計用集積回路を製造し、検査す
る場合、集積回路内部の全ての論理状態を瞬時に決定す
る事ができ、検査時のテスト手順を簡略化できる。従っ
てテスト時間を短縮でき、検査コストを低くする事も可
能である。そればかりでなく、テスト機能そのものは電
子時計に限定されるものではないので、あらゆる論理回
路に組み込む事が可能である。本実施例で示したように
、本発明を盛り込む場合、既存のテスト回路部分に対し
て数ゲートの論理と、数本の配線を配慮すればよく、組
み込むことによる回路規模の急増はない。
号図である。図中１００はリセット端子入力信号、１０
１はテスト端子入力停号、１０２は駆動出力状態記憶部
へのリセット信号、１０４はテストモードフラグ信号、
１０５はインバータ遅延線出力信号、１０６はテストモ
ードに於いて入力されるテスト端子からのクロック信号
である［発明の効果コ 本発明によれば、電子時計用集積回路を製造し、検査す
る場合、集積回路内部の全ての論理状態を瞬時に決定す
る事ができ、検査時のテスト手順を簡略化できる。従っ
てテスト時間を短縮でき、検査コストを低くする事も可
能である。そればかりでなく、テスト機能そのものは電
子時計に限定されるものではないので、あらゆる論理回
路に組み込む事が可能である。本実施例で示したように
、本発明を盛り込む場合、既存のテスト回路部分に対し
て数ゲートの論理と、数本の配線を配慮すればよく、組
み込むことによる回路規模の急増はない。
第１図は本発明の基本構成図。
第２図は本発明の具体的実施例の図。
第６図は本実施例に於ける信号図。
第４図は本実施例に於けるテスト論理部の信号図である
。
。
１・・・・・・・・・・・・・・・水晶発振部２．６・
・・・・・・・・分周部 ４．４′・・・・・・駆動信号発生部 ５．５１・・・・・・駆動出力状態記憶部６．６′・・
・・・・テスト用論理部 ７・・・・・・・・・・・・・・・水晶振動子８・・・
・・・・・・・・・・・・ステッピングモータ９・・・
・・・・・・・・・・・・テスト端子１０・・・・・・
・・・・・・電子回路１１・・・・・・・・・・・・計
時用論理部３１・・・・・・・・・・・・リセット付き
トグル型フリップフロップ ３９．４０・・・出力端子
・・・・・・・・分周部 ４．４′・・・・・・駆動信号発生部 ５．５１・・・・・・駆動出力状態記憶部６．６′・・
・・・・テスト用論理部 ７・・・・・・・・・・・・・・・水晶振動子８・・・
・・・・・・・・・・・・ステッピングモータ９・・・
・・・・・・・・・・・・テスト端子１０・・・・・・
・・・・・・電子回路１１・・・・・・・・・・・・計
時用論理部３１・・・・・・・・・・・・リセット付き
トグル型フリップフロップ ３９．４０・・・出力端子
篇
図
５二１ｏｔａ−子ｑ ｂ：う（ド：＊＊こ−ａ”ｌｆ第
図
Claims (1)
- 【特許請求の範囲】 水晶発振子、二極ステッピングモータ、電子回路、電池
及び輪列から成るアナログ表示式電子時計の電子回路に
於いて、 ａ）水晶発振部、分周部、駆動信号発生部、駆動出力状
態記憶部から構成される計時用論理部と、 ｂ）前記計時用論理部の計時動作と無関係に設けられた
テスト端子と、 ｃ）前記テスト端子の信号で制御されるテスト用論理部
とを有し、 前記分周部及び前記駆動発生部は前記テスト用論理部か
らの出力によってリセットされると同時に前記駆動出力
状態記憶部をもリセットすることを特徴とする電子時計
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1236024A JPH0399294A (ja) | 1989-09-12 | 1989-09-12 | 電子時計 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1236024A JPH0399294A (ja) | 1989-09-12 | 1989-09-12 | 電子時計 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0399294A true JPH0399294A (ja) | 1991-04-24 |
Family
ID=16994636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1236024A Pending JPH0399294A (ja) | 1989-09-12 | 1989-09-12 | 電子時計 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0399294A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0743480A (ja) * | 1993-07-28 | 1995-02-14 | Seikosha Co Ltd | 時計用ｉｃ |
| US9625070B2 (en) | 2008-06-09 | 2017-04-18 | Trinity Bay Equipment Holdings, LLC | Flexible pipe joint |
| US10150402B2 (en) | 2016-04-08 | 2018-12-11 | Trinity Bay Equipment Holdings, LLC | Pipe deployment trailer |
| US10654395B1 (en) | 2016-04-08 | 2020-05-19 | Trinity Bay Equipment Holdings, LLC | Pipe deployment trailer |
-
1989
- 1989-09-12 JP JP1236024A patent/JPH0399294A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0743480A (ja) * | 1993-07-28 | 1995-02-14 | Seikosha Co Ltd | 時計用ｉｃ |
| US9625070B2 (en) | 2008-06-09 | 2017-04-18 | Trinity Bay Equipment Holdings, LLC | Flexible pipe joint |
| US10690276B2 (en) | 2008-06-09 | 2020-06-23 | Trinity Bay Equipment Holdings, LLC | Flexible pipe joint |
| US11644136B2 (en) | 2008-06-09 | 2023-05-09 | Trinity Bay Equipment Holdings, LLC | Flexible pipe joint |
| US10150402B2 (en) | 2016-04-08 | 2018-12-11 | Trinity Bay Equipment Holdings, LLC | Pipe deployment trailer |
| US10207625B2 (en) | 2016-04-08 | 2019-02-19 | Trinity Bay Equipment Holdings, LLC | Pipe deployment trailer |
| US10207624B2 (en) | 2016-04-08 | 2019-02-19 | Trinity Bay Equipment Holdings, LLC | Pipe deployment trailer |
| US10266093B2 (en) | 2016-04-08 | 2019-04-23 | Trinity Bay Equipment Holdings, LLC | Pipe deployment trailer |
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