JPS6367822A - 発振器 - Google Patents
発振器Info
- Publication number
- JPS6367822A JPS6367822A JP61213155A JP21315586A JPS6367822A JP S6367822 A JPS6367822 A JP S6367822A JP 61213155 A JP61213155 A JP 61213155A JP 21315586 A JP21315586 A JP 21315586A JP S6367822 A JPS6367822 A JP S6367822A
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- Japan
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- oscillation
- circuit
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- signal
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Links
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- 238000001514 detection method Methods 0.000 claims abstract description 19
- 230000000903 blocking effect Effects 0.000 claims 1
- 239000000919 ceramic Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 101150088150 VTH2 gene Proteins 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
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- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0307—Stabilisation of output, e.g. using crystal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L3/00—Starting of generators
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は発振器に関し、特にマイクロコンピュータのク
ロック信号源等に用いられる発振器に関する。
ロック信号源等に用いられる発振器に関する。
否定回路の出力信号を水晶振動子・セラミック振動子等
の周波数制御回路を介して入力側に帰還することによシ
周波数制御回路で定まる周波数の発振出力信号を得る発
振器がマイクロコンピュータのクロック信号源等によく
用いられている。
の周波数制御回路を介して入力側に帰還することによシ
周波数制御回路で定まる周波数の発振出力信号を得る発
振器がマイクロコンピュータのクロック信号源等によく
用いられている。
従来のかかる発振器は、発振周波数の精度は良いが起動
特性が悪い欠点がある。すなわち、電源投入後発振出力
信号が安定するまでに長い時間を要し、この間正規の発
振周波数より高い周波数で発振することがある。例えば
、セラミック振動子を用いる場合、この安定時間は数ｍ
ｓ〜数士ｍｓに達することがある。
特性が悪い欠点がある。すなわち、電源投入後発振出力
信号が安定するまでに長い時間を要し、この間正規の発
振周波数より高い周波数で発振することがある。例えば
、セラミック振動子を用いる場合、この安定時間は数ｍ
ｓ〜数士ｍｓに達することがある。
かかる発振器をマイクロコンピュータのクロック信号源
に用いると、電源投入時にクロック周波数が正規周波数
よシ高くなシＲＵＭからのデータ読出しが誤る等の誤動
作の恐れがある。このため、電源投入後一定時間経過し
てからマイクロコンピータをリセットする（パワーオン
クリア）方策がとられている。しかし、リモートコント
ロール用のマイクロコンピュータのように、外部からの
指令が入力したときのみクロック発振器が発振し、その
発振出力信号によシマイクロコンビーータの電源が投入
されてマイクロコンピュータが動作シ、一連の処理が終
ると電源が自動的にオフになるようにして消費電力の低
減をはかるような場合には、電源投入後パワーオンクリ
アまでの時間の消費電力は無視できぬ値と々す、このよ
うな場合上記欠点は特に大きな問題になる。
に用いると、電源投入時にクロック周波数が正規周波数
よシ高くなシＲＵＭからのデータ読出しが誤る等の誤動
作の恐れがある。このため、電源投入後一定時間経過し
てからマイクロコンピータをリセットする（パワーオン
クリア）方策がとられている。しかし、リモートコント
ロール用のマイクロコンピュータのように、外部からの
指令が入力したときのみクロック発振器が発振し、その
発振出力信号によシマイクロコンビーータの電源が投入
されてマイクロコンピュータが動作シ、一連の処理が終
ると電源が自動的にオフになるようにして消費電力の低
減をはかるような場合には、電源投入後パワーオンクリ
アまでの時間の消費電力は無視できぬ値と々す、このよ
うな場合上記欠点は特に大きな問題になる。
本発明の目的は、上記欠点を解決して起動指令後発振が
安定するまで発振出力信号を外部へ出力しない発振器を
提供することにある。
安定するまで発振出力信号を外部へ出力しない発振器を
提供することにある。
本発明の発振器は、否定回路と、この否定回路の入・出
力端子間に接続された周波数決定回路とを備える発振部
と、比較値が前記否定回路のしきい値とは異なり、前記
発振部の発振出力信号と前記比較値とを比較する比較部
と、この比較部が出力するパルスを検出する検出部と、
この検出部の検出結果に基づき前記発振部の発信出力信
号を通過させるかあるいは阻止する出力制御部とを具備
して構成される。
力端子間に接続された周波数決定回路とを備える発振部
と、比較値が前記否定回路のしきい値とは異なり、前記
発振部の発振出力信号と前記比較値とを比較する比較部
と、この比較部が出力するパルスを検出する検出部と、
この検出部の検出結果に基づき前記発振部の発信出力信
号を通過させるかあるいは阻止する出力制御部とを具備
して構成される。
以下実施例を示す図面を参照して本発明について詳細に
説明する。
説明する。
第１図は、本発明の発振器の一実施例を示すブロック図
である。
である。
第１図に示す実施例は、リセット信号ｖｒを入力し発振
部用力信号ｖ１を出力する発振部１と、ゲートに発振部
用力信号ｖ１が入力しソースが接地されたｎチャンネル
のＭＯＳ ）ランジスタＱ３とゲートが接地されソー
スに電圧ＶＤＤ が印加されたｐチャンネルのＭＯＳ
）ランジスタＱ４とヲ備えＭＯＳ）ランジスタＱ３・
Ｃ４の共通ドレイン電位を信号ｖ２とする第二否定回路
と、信号ｖ２ ・リセット信号ｖｒを入力する検出部２
と、ゲートに発振部用力信号ｖ１が入力しソースが接地
されたｎチャンネルのＭＯＳ ）ランジスタＱ５とゲー
トが接地されソースに電圧Ｖｌ）Ｉ）が印加されたｐチ
ャンネルの？ｌ／［Ｏ３）ランジスタＱ６とを備えＭＯ
Ｓ ）ランジスタＱ５・Ｃ６の共通ドレイン電位を出
力信号とする第三否定回路と、検出部２の出力信号と第
三否定回路の出力信号とを入力し装置出力信号ｖｏを出
力するＮＡＮＤ回路３とを具備して構成されている。
部用力信号ｖ１を出力する発振部１と、ゲートに発振部
用力信号ｖ１が入力しソースが接地されたｎチャンネル
のＭＯＳ ）ランジスタＱ３とゲートが接地されソー
スに電圧ＶＤＤ が印加されたｐチャンネルのＭＯＳ
）ランジスタＱ４とヲ備えＭＯＳ）ランジスタＱ３・
Ｃ４の共通ドレイン電位を信号ｖ２とする第二否定回路
と、信号ｖ２ ・リセット信号ｖｒを入力する検出部２
と、ゲートに発振部用力信号ｖ１が入力しソースが接地
されたｎチャンネルのＭＯＳ ）ランジスタＱ５とゲー
トが接地されソースに電圧Ｖｌ）Ｉ）が印加されたｐチ
ャンネルの？ｌ／［Ｏ３）ランジスタＱ６とを備えＭＯ
Ｓ ）ランジスタＱ５・Ｃ６の共通ドレイン電位を出
力信号とする第三否定回路と、検出部２の出力信号と第
三否定回路の出力信号とを入力し装置出力信号ｖｏを出
力するＮＡＮＤ回路３とを具備して構成されている。
発振部１は、ソースが接地されたｎチャンネルのＭＯＳ
）ランジスタＱ１とゲートにリセット信号ｖｒが入力し
ソースに電圧ＶＤＤが印加されたｐチャンネルのＭＯＳ
）ランジスタＱ２ とを有しＭＯＳトランジスタＱｌ
−Ｃ２の共通ドレイン電位を発振出力信号ｖｌとする第
一否定回路と、ＭＯＳトランジスタＱｌ−Ｃ２の共通ド
レインとＭＯＳ ）ランジスタＱ１のゲートとの間忙接
続されたセラミック振動子Ｘ・抵抗孔の並列回路と、そ
れぞれの一端がセラミック振動子Ｘのそれぞれの力に接
続されそれぞれの他端が接地されたコンデンサＣ１・Ｃ
２とを備えて構成されている。
）ランジスタＱ１とゲートにリセット信号ｖｒが入力し
ソースに電圧ＶＤＤが印加されたｐチャンネルのＭＯＳ
）ランジスタＱ２ とを有しＭＯＳトランジスタＱｌ
−Ｃ２の共通ドレイン電位を発振出力信号ｖｌとする第
一否定回路と、ＭＯＳトランジスタＱｌ−Ｃ２の共通ド
レインとＭＯＳ ）ランジスタＱ１のゲートとの間忙接
続されたセラミック振動子Ｘ・抵抗孔の並列回路と、そ
れぞれの一端がセラミック振動子Ｘのそれぞれの力に接
続されそれぞれの他端が接地されたコンデンサＣ１・Ｃ
２とを備えて構成されている。
検出部２は、信号ｖ２を入力する否定回路２１と、否定
回路２１に縦続接続された否定回路２２と、否定回路２
２・２１の出力信号をクロック端子φ・φに入力しリセ
ット信号ｖｒをリセット端子Ｒに入力するフリップフロ
ップ２３と、フリップフロップ２３のＱ出力・Ｑ出力を
クロック端子φ・φに入力しリセット信号ｖｒをリセッ
ト端子Ｒに入力するフリップフロップ２４と、フリップ
フロップ２３・２４のＱ出力を入力するＡＮＤ 回路２
５と、ＮＯＲ回路２６・２７とを備えて構成されている
。ＮＯＲ回路２６にはＡＮＤ）回路２５ ・ＮＯＲ回路
２７の出力信号が入力し、ＮＯＲ，回路２７にはＮＯＲ
回路２６の出力信号とリセット信号ｖｒとが入力する。
回路２１に縦続接続された否定回路２２と、否定回路２
２・２１の出力信号をクロック端子φ・φに入力しリセ
ット信号ｖｒをリセット端子Ｒに入力するフリップフロ
ップ２３と、フリップフロップ２３のＱ出力・Ｑ出力を
クロック端子φ・φに入力しリセット信号ｖｒをリセッ
ト端子Ｒに入力するフリップフロップ２４と、フリップ
フロップ２３・２４のＱ出力を入力するＡＮＤ 回路２
５と、ＮＯＲ回路２６・２７とを備えて構成されている
。ＮＯＲ回路２６にはＡＮＤ）回路２５ ・ＮＯＲ回路
２７の出力信号が入力し、ＮＯＲ，回路２７にはＮＯＲ
回路２６の出力信号とリセット信号ｖｒとが入力する。
ＮＯＲ回路２７の出力信号が検出部２の出力信号となる
。
。
第２図は、第１図に示す実施例の動作を説明するための
波形図である。第２図におじで電圧ＶＳＳは接地電位を
表わす。
波形図である。第２図におじで電圧ＶＳＳは接地電位を
表わす。
リセット信号ｖｒが電圧ＶＤＤであると、発振部１の第
一否定回路の負荷であるＭＯＳ ）ランジスクＱ２が
オフ状態になり、発振部１は発振しない。
一否定回路の負荷であるＭＯＳ ）ランジスクＱ２が
オフ状態になり、発振部１は発振しない。
リセット信号ｖｒが電圧ＶＳＳになるとＭＯＳ）ランジ
スタＱ２がオン状態になって第一否定回路が動作し、そ
の出力信号が周波数決定回路であるセラミック振動子Ｘ
を介して入力側（ＭＯＳ）ランジスタＱ１ のゲート）
に帰還されるので、発振部１はセラミック振動子Ｘの共
振周波数で発振を開始する。抵抗几はＭＯＳ）ランジス
タＱ□のゲート動作点を定めるのに、コンデンサＣ１・
Ｃ２は発振周波数の微調整および温度補償ならびに寄生
発振の防止等に用いられている。
スタＱ２がオン状態になって第一否定回路が動作し、そ
の出力信号が周波数決定回路であるセラミック振動子Ｘ
を介して入力側（ＭＯＳ）ランジスタＱ１ のゲート）
に帰還されるので、発振部１はセラミック振動子Ｘの共
振周波数で発振を開始する。抵抗几はＭＯＳ）ランジス
タＱ□のゲート動作点を定めるのに、コンデンサＣ１・
Ｃ２は発振周波数の微調整および温度補償ならびに寄生
発振の防止等に用いられている。
発振部用力信号ｖ１は、第２図に図示するように、ＭＯ
Ｓ ）ランジスタＱｔのしきい値（第一否定回路のしき
い値）Ｖｔ旧を中心とする小さい振幅から除徐に大きい
振幅に成長し、この成長の間、既に述べたように正規の
発振周波数よシ高い周波数になることもある。発振部用
力信号ｖ１の振幅が十分成長して発振周波数が正規の発
振周波数に安定すると、発振部用力信号ｖ１のピークが
第二否定回路のしきい値ＶＴＨ２（ＭＯＳ ）ランジ
スタＱ３のしきい値）に達し、第二否定回路は、第２図
に図示するように、パルス状の信号ｖ２を出力するよう
になる。このように第二否定回路はそのしきい値と発振
部用力信号ｖ１とを比較する比較部として動作し、この
しきい値（比較値） ＶＴＨ２を第一否定回路のしきい
値ＶＴＨＩと異なる値にしであるので、第二否定回路が
パルスを出力することで発振部１の発振周波数が安定し
たことを検知できる。
Ｓ ）ランジスタＱｔのしきい値（第一否定回路のしき
い値）Ｖｔ旧を中心とする小さい振幅から除徐に大きい
振幅に成長し、この成長の間、既に述べたように正規の
発振周波数よシ高い周波数になることもある。発振部用
力信号ｖ１の振幅が十分成長して発振周波数が正規の発
振周波数に安定すると、発振部用力信号ｖ１のピークが
第二否定回路のしきい値ＶＴＨ２（ＭＯＳ ）ランジ
スタＱ３のしきい値）に達し、第二否定回路は、第２図
に図示するように、パルス状の信号ｖ２を出力するよう
になる。このように第二否定回路はそのしきい値と発振
部用力信号ｖ１とを比較する比較部として動作し、この
しきい値（比較値） ＶＴＨ２を第一否定回路のしきい
値ＶＴＨＩと異なる値にしであるので、第二否定回路が
パルスを出力することで発振部１の発振周波数が安定し
たことを検知できる。
検出部２の７リツプ７０ツブ２３・２４は、リセット信
号ｖｒが電圧ＶＤＤで発振部１が発振していないときリ
セットされており、それぞれのＱ出力は１０”になって
いる。否定回路２１・２２とフリップフロップ２３・２
４とは周知の分周回路を構成しておシ、リセット信号ｖ
ｒが電圧ＶＳＳとなってリセットが解除されると（この
とき発振部１は発振を開始する）、フリップフロップ２
３は信号ｖ２を２分周してＱ出力・（［力を出力し。
号ｖｒが電圧ＶＤＤで発振部１が発振していないときリ
セットされており、それぞれのＱ出力は１０”になって
いる。否定回路２１・２２とフリップフロップ２３・２
４とは周知の分周回路を構成しておシ、リセット信号ｖ
ｒが電圧ＶＳＳとなってリセットが解除されると（この
とき発振部１は発振を開始する）、フリップフロップ２
３は信号ｖ２を２分周してＱ出力・（［力を出力し。
フリップ７０ツブ２４はフリップ７０ツブ２３のＱ出力
・Ｑ出力を更に２分周する。その結果、フリップフロッ
プ２３・２４のＱ出力は、リセットされた直後は共に“
０＃であり、信号ｖ２が３パルス入力すると始めて両方
共６１”になる。その結果、このときＡＮＤ回路２５の
出力信号は″０”から１”Ｋ変る。ＮＯＲ回路２６・２
７は几−Ｓフリップフロップを構成しており、リセット
信号ｖｒが電圧ＶＤＤのときＮＯＲ回路２７の出力信号
は０＃である。リセット信号ｖｒが電圧ＶＳＩＩ＋とな
った後ＡＮＤ回路２５の出力信号が″０”である間はＮ
ＯＲ回路２７の出力信号は”０＃を持続し、ＡＮ Ｄ回
路２５の出力信号が一度“１”になるとそれ以降ＡＮＤ
回路２５の出力状態に無関係に１″′を持αする。以上
説明したように検出部２は、リセット信号ｖｒによるリ
セットが解除された後、信号ｖ２が３パルス入力するま
では″０”、それ以降パ１＃を出力する。
・Ｑ出力を更に２分周する。その結果、フリップフロッ
プ２３・２４のＱ出力は、リセットされた直後は共に“
０＃であり、信号ｖ２が３パルス入力すると始めて両方
共６１”になる。その結果、このときＡＮＤ回路２５の
出力信号は″０”から１”Ｋ変る。ＮＯＲ回路２６・２
７は几−Ｓフリップフロップを構成しており、リセット
信号ｖｒが電圧ＶＤＤのときＮＯＲ回路２７の出力信号
は０＃である。リセット信号ｖｒが電圧ＶＳＩＩ＋とな
った後ＡＮＤ回路２５の出力信号が″０”である間はＮ
ＯＲ回路２７の出力信号は”０＃を持続し、ＡＮ Ｄ回
路２５の出力信号が一度“１”になるとそれ以降ＡＮＤ
回路２５の出力状態に無関係に１″′を持αする。以上
説明したように検出部２は、リセット信号ｖｒによるリ
セットが解除された後、信号ｖ２が３パルス入力するま
では″０”、それ以降パ１＃を出力する。
第三否定回路のしきい値は第一否定回路のしきい値Ｖ
Ｔ Ｈ１と等しい値に設定する。その結果、第三否定回
路の出力信号は１周波数が発振部１の発振周波数に等し
くデユーティサイクルが５０チのパルスになる。
Ｔ Ｈ１と等しい値に設定する。その結果、第三否定回
路の出力信号は１周波数が発振部１の発振周波数に等し
くデユーティサイクルが５０チのパルスになる。
ＮＡＮＤ回路３は、検出部２の出力信号を制御入力とす
る制御部として動作し、検出部２の出力信号が１０″で
ある間第三否定回路の出力信号を阻止し、検出部２の出
力信号が＠１”になると第三否定回路の出力信号を（反
転して）通過させる。
る制御部として動作し、検出部２の出力信号が１０″で
ある間第三否定回路の出力信号を阻止し、検出部２の出
力信号が＠１”になると第三否定回路の出力信号を（反
転して）通過させる。
ＮＡＮＤ回路３が装置出力信号ｖＯを出力するのは第二
否定回路がパルスを三つ出力した以降であ如、このとき
発振出力信号ｖ１は十分成長しその周波数も安定してい
るから、第１図に示す実施例はリセット信号ｖｒによシ
発振を指令された後発振部１の発振が安定して始めて装
置出力信号ｖ。
否定回路がパルスを三つ出力した以降であ如、このとき
発振出力信号ｖ１は十分成長しその周波数も安定してい
るから、第１図に示す実施例はリセット信号ｖｒによシ
発振を指令された後発振部１の発振が安定して始めて装
置出力信号ｖ。
を出力する。
以上、実施例によシ本発明について説明した。
第１図に示す実施例において、第三否定回路は装置出力
信号ｖｏのデユーティサイクルを５０チにするために用
いられておシ、その必要がなければ省略することもでき
、本発明の発振器の必須構成要素ではない。
信号ｖｏのデユーティサイクルを５０チにするために用
いられておシ、その必要がなければ省略することもでき
、本発明の発振器の必須構成要素ではない。
検出部の構成は第１図に示すものに限られるものではな
い。例えば、否定回路２１の出力信号なＮＯＲ回路２６
に直接入力すれば、第二否定回路がパルスを一つ出力し
たときＮＡＮＤ回路３から装置出力信号ＶＱが出力され
始める。また、比較部の構成も否定回路に限られるもの
ではない。
い。例えば、否定回路２１の出力信号なＮＯＲ回路２６
に直接入力すれば、第二否定回路がパルスを一つ出力し
たときＮＡＮＤ回路３から装置出力信号ＶＱが出力され
始める。また、比較部の構成も否定回路に限られるもの
ではない。
以上説明したように本発明の発振器は、発振部を構成す
る否定回路のしきい値と発振部の発振出力信号を入力す
る比較部の比較値とで値を異ならせることによシ比較部
がパルスを出力することで発振部の発振動作が安定した
ことを検知することができ、比較部のパルス出力を検出
する検出部の検出出力信号で出力制御部を制御して発振
出力信号の外部への出力を制御しているので、リセット
信号によシ起動を指令された後発振が安定するまで発振
出力信号を外部へ出力しないようにできるという効果が
ある。
る否定回路のしきい値と発振部の発振出力信号を入力す
る比較部の比較値とで値を異ならせることによシ比較部
がパルスを出力することで発振部の発振動作が安定した
ことを検知することができ、比較部のパルス出力を検出
する検出部の検出出力信号で出力制御部を制御して発振
出力信号の外部への出力を制御しているので、リセット
信号によシ起動を指令された後発振が安定するまで発振
出力信号を外部へ出力しないようにできるという効果が
ある。
第１図は本発明の発振器の一実施例を示すブロック図、
第２図は第１図に示す実施例の動作を説明するための波
形図である。 １・・・・・・発振部、２・・・・・・検出部、３・・
・・・・ＮＡＮＤ回路、Ｑ１〜Ｑ４・・・・・・ＭＯＳ
トランジスタ、Ｘ・・・・・・セラミック振動子。 代理人 弁理士 内 原 ！ 日
第２図は第１図に示す実施例の動作を説明するための波
形図である。 １・・・・・・発振部、２・・・・・・検出部、３・・
・・・・ＮＡＮＤ回路、Ｑ１〜Ｑ４・・・・・・ＭＯＳ
トランジスタ、Ｘ・・・・・・セラミック振動子。 代理人 弁理士 内 原 ！ 日
Claims (1)
- 【特許請求の範囲】 否定回路と、この否定回路の入・出力端子間に接続され
た周波数決定回路とを備える発振部と、比較値が前記否
定回路のしきい値とは異なり、前記発振部の発振出力信
号と前記比較値とを比較する比較部と、 この比較部が出力するパルスを検出する検出部と、 この検出部の検出結果に基づき前記発振部の発信出力信
号を通過させるかあるいは阻止する出力制御部と を具備することを特徴とする発振器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61213155A JPS6367822A (ja) | 1986-09-09 | 1986-09-09 | 発振器 |
| US07/094,502 US4864255A (en) | 1986-09-09 | 1987-09-09 | Oscillator capable of quickly supplying a stable oscillation signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61213155A JPS6367822A (ja) | 1986-09-09 | 1986-09-09 | 発振器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6367822A true JPS6367822A (ja) | 1988-03-26 |
Family
ID=16634476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61213155A Pending JPS6367822A (ja) | 1986-09-09 | 1986-09-09 | 発振器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4864255A (ja) |
| JP (1) | JPS6367822A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5923201A (en) * | 1996-09-27 | 1999-07-13 | Nec Corporation | Clock signal generating circuit |
| JP2002148087A (ja) * | 2000-11-15 | 2002-05-22 | Matsushita Electric Ind Co Ltd | 流量計測装置 |
| CN113507281A (zh) * | 2021-07-16 | 2021-10-15 | 南方科技大学 | 一种环形振荡器 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0398728B1 (en) * | 1989-05-19 | 1994-07-13 | Murata Manufacturing Co., Ltd. | Ceramic resonance type electrostatic sensor apparatus |
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