JPH0399514A - 出力回路 - Google Patents
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- JPH0399514A JPH0399514A JP1235775A JP23577589A JPH0399514A JP H0399514 A JPH0399514 A JP H0399514A JP 1235775 A JP1235775 A JP 1235775A JP 23577589 A JP23577589 A JP 23577589A JP H0399514 A JPH0399514 A JP H0399514A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/003—Modifications for increasing the reliability for protection
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、バスドライバ用集積回路等に形成される出力
回路に係り、特にバイポーラ（Ｂｉ）素子と絶縁ゲート
型ＣＭＯＳ）素子とを混載したＢ１−ＭＯＳ型集積回路
に形成されるＢｉ−ＭＯ８型出力回路の制御回路に関す
る。
回路に係り、特にバイポーラ（Ｂｉ）素子と絶縁ゲート
型ＣＭＯＳ）素子とを混載したＢ１−ＭＯＳ型集積回路
に形成されるＢｉ−ＭＯ８型出力回路の制御回路に関す
る。
（従来の技術）
ＴＴＬ（トランジスタ・トランジスタ・ロジック）レベ
ルの信号を出力するＢｉ−ＭＯ３型出力回路は、出力段
のバイポーラトランジスタをＭＯＳトランジスタを用い
て導通制御しており、その−例を第３図に示している。
ルの信号を出力するＢｉ−ＭＯ３型出力回路は、出力段
のバイポーラトランジスタをＭＯＳトランジスタを用い
て導通制御しており、その−例を第３図に示している。
この出力回路において、入力信号が供給される入力端子
ＩＮは位相分割用のＮチャネルＭＯＳトランジスタＭ１
のゲートに接続されており、このＭＯＳトランジスタＭ
１のドレインは抵抗Ｒ１を介してＶＣＣ電源に接Ｈされ
、そのソースはプルダウン回路ＰＤを介して接地電位Ｇ
ＮＤに接続されている。出力段には、Ｖｃｅ電源と接地
電位ＧＮＤとの間にプルアップ用のＮＰＮ トランジス
タＱ２とプルダウン用の例えばショットキーバリヤ型の
ＮＰＮ’トランジスタＱ３がトーテムポール接続され、
この接続点が出力端子ＯＵＴに接続されている。
ＩＮは位相分割用のＮチャネルＭＯＳトランジスタＭ１
のゲートに接続されており、このＭＯＳトランジスタＭ
１のドレインは抵抗Ｒ１を介してＶＣＣ電源に接Ｈされ
、そのソースはプルダウン回路ＰＤを介して接地電位Ｇ
ＮＤに接続されている。出力段には、Ｖｃｅ電源と接地
電位ＧＮＤとの間にプルアップ用のＮＰＮ トランジス
タＱ２とプルダウン用の例えばショットキーバリヤ型の
ＮＰＮ’トランジスタＱ３がトーテムポール接続され、
この接続点が出力端子ＯＵＴに接続されている。
プルアップ用のＮＰＮ トランジスタＱ２のコレクタと
Ｖｃｅ電源との間に抵抗Ｒ２が接続され、そのベース・
エミッタ間には抵抗Ｒ３が接続され、ＮＰＮ トランジ
スタＱ３のベースは前記プルダウン回路ＰＤに接続され
ている。また、ＮＰＮトランジスタＱ２には例えばショ
ットキー、バリヤ型のＮＰＮ トランジスタＱ１がダー
リントン接続され、このＮＰＮ トランジスタＱ１のベ
ースはＭＯＳトランジスタＭ１のドレインに接続されて
いる。このＮＰＮ トランジスタＱ１のエミッタとＭＯ
ＳトランジスタＭ１のドレインとの間に例えばショット
キーバリヤ型の第１のダイオードＤ１が接続され、また
、出力端子ＯＵＴとＭＯＳトランジスタＭ１のドレイン
との間に例えばショットキーバリヤ型の第２のダイオー
ドＤ２が接続されている。
Ｖｃｅ電源との間に抵抗Ｒ２が接続され、そのベース・
エミッタ間には抵抗Ｒ３が接続され、ＮＰＮ トランジ
スタＱ３のベースは前記プルダウン回路ＰＤに接続され
ている。また、ＮＰＮトランジスタＱ２には例えばショ
ットキー、バリヤ型のＮＰＮ トランジスタＱ１がダー
リントン接続され、このＮＰＮ トランジスタＱ１のベ
ースはＭＯＳトランジスタＭ１のドレインに接続されて
いる。このＮＰＮ トランジスタＱ１のエミッタとＭＯ
ＳトランジスタＭ１のドレインとの間に例えばショット
キーバリヤ型の第１のダイオードＤ１が接続され、また
、出力端子ＯＵＴとＭＯＳトランジスタＭ１のドレイン
との間に例えばショットキーバリヤ型の第２のダイオー
ドＤ２が接続されている。
次に、上記出力回路の動作について説明する。
入力端子ＩＮに供給される入力信号がＣＭＯＳレベルの
“１“から“０”レベルに遷移する際には、ＭＯ８Ｉ−
ランジスタＭ１はオフ状態になる。これにより、ＮＰＮ
トランジスタＱ１はＶｃｅ電源から抵抗Ｒ１を介してベ
ース電流が供給されてオンになり、プルアップ用のＮＰ
ＮトランジスタＱ２もオン状態になる。一方、この時、
プルダウン用のＮＰＮトランジスタＱ３は、プルダウン
回路ＰＤによりベース電荷が放電されてオフ状態になる
。
“１“から“０”レベルに遷移する際には、ＭＯ８Ｉ−
ランジスタＭ１はオフ状態になる。これにより、ＮＰＮ
トランジスタＱ１はＶｃｅ電源から抵抗Ｒ１を介してベ
ース電流が供給されてオンになり、プルアップ用のＮＰ
ＮトランジスタＱ２もオン状態になる。一方、この時、
プルダウン用のＮＰＮトランジスタＱ３は、プルダウン
回路ＰＤによりベース電荷が放電されてオフ状態になる
。
従って、Ｖｃｅ電源から抵抗Ｒ２およびＮＰＮトランジ
スタＱ２を介して出力端子ＯＵＴに電流が流れ、出力電
圧はＴＴＬレベルの“０”から１”レベルに変化する。
スタＱ２を介して出力端子ＯＵＴに電流が流れ、出力電
圧はＴＴＬレベルの“０”から１”レベルに変化する。
この場合、第１のダイオードＤ１および第２のダイオー
ドＤ２はそれぞれオフ状態になっており、回路動作に悪
い影響を及はすことはない。
ドＤ２はそれぞれオフ状態になっており、回路動作に悪
い影響を及はすことはない。
これに対して、入力端子ＩＮに供給される入力信号がＣ
ＭＯＳレベルの′０“から“１″レベルに遷移する際に
は、ＭＯＳトランジスタＭ１がオン状態になる。これに
より、プルダウン用のＮＰＮ トランジスタＱ３はＶｃ
ｅ電源から抵抗Ｒ１およびＭＯＳトランジスタＭ１を介
してベース電流が供給されると共に出力端子ＯＵＴから
第２のダイオードＤ２を介してベース電流が供給されて
オン状態になる。一方、ＭＯＳトランジスタＭ１がオン
状態になると、ＮＰＮトランジスタＱ１はベース電荷が
上記ＭＯ８トランジスタＭ］により引き抜かれてオフに
なり、プルアップ用のＮＰＮトランジスタＱ２はそのベ
ース電荷が第１のダイオードＤ１により速く放電されて
速くオフ状態になる。この場合、第１のダイオードＤ１
および第２のダイオードＤ２により抵抗Ｒ３の両端の電
位が同電位にされるので、プルアップ用のトランジスタ
Ｑ２は確実にオフ状態になる。従って、出力端子ＯＵＴ
の電荷はプルダウン用のＮＰＮ トランジスタＱ３を介
して接地電位に引き抜かれ、出力電圧はＴＴＬレベルの
“１ｍから″０５レベルに変化する。
ＭＯＳレベルの′０“から“１″レベルに遷移する際に
は、ＭＯＳトランジスタＭ１がオン状態になる。これに
より、プルダウン用のＮＰＮ トランジスタＱ３はＶｃ
ｅ電源から抵抗Ｒ１およびＭＯＳトランジスタＭ１を介
してベース電流が供給されると共に出力端子ＯＵＴから
第２のダイオードＤ２を介してベース電流が供給されて
オン状態になる。一方、ＭＯＳトランジスタＭ１がオン
状態になると、ＮＰＮトランジスタＱ１はベース電荷が
上記ＭＯ８トランジスタＭ］により引き抜かれてオフに
なり、プルアップ用のＮＰＮトランジスタＱ２はそのベ
ース電荷が第１のダイオードＤ１により速く放電されて
速くオフ状態になる。この場合、第１のダイオードＤ１
および第２のダイオードＤ２により抵抗Ｒ３の両端の電
位が同電位にされるので、プルアップ用のトランジスタ
Ｑ２は確実にオフ状態になる。従って、出力端子ＯＵＴ
の電荷はプルダウン用のＮＰＮ トランジスタＱ３を介
して接地電位に引き抜かれ、出力電圧はＴＴＬレベルの
“１ｍから″０５レベルに変化する。
ところで、出力回路の出力電圧が“１”から“０”レベ
ルに変化する時の負荷駆動能力を上げるためには、抵抗
Ｒ１の値を小さくしてプルダウン用のＮＰＮ トランジ
スタＱ３のベース電流を増やすことにより可能になる。
ルに変化する時の負荷駆動能力を上げるためには、抵抗
Ｒ１の値を小さくしてプルダウン用のＮＰＮ トランジ
スタＱ３のベース電流を増やすことにより可能になる。
この抵抗Ｒ］の値を小さくすることによる利点はもう１
つある。即ち、入力端子ＩＮに供給される入力信号がＣ
ＭＯＳレベルの“１１から“０２レベルに遷移してＭＯ
ＳトランジスタＭ１がオフ状態になり、プルアップ用の
ＮＰＮ トランジスタＱ１およびＱ２がオン状態になっ
て出力回路の出力電圧が“０″から“１″レベルに変化
する時、プルアップ用のＮＰＮトランジスタＱ１のベー
ス電位は、そのベース電流を無視すれば、そのベース寄
生容量と抵抗Ｒ１との時定数により変化するので、この
ベース電位の変化が速くなり、入力信号に対する出力波
形の立ち上がり点が速くなる。従って、抵抗Ｒ１の値を
小さくすることにより、出力波形の立ち下がり時間Ｔｐ
ＨＬ、出力波形の立ち上がり時間Ｔ ｐＬＩＩとも高速
になる。
つある。即ち、入力端子ＩＮに供給される入力信号がＣ
ＭＯＳレベルの“１１から“０２レベルに遷移してＭＯ
ＳトランジスタＭ１がオフ状態になり、プルアップ用の
ＮＰＮ トランジスタＱ１およびＱ２がオン状態になっ
て出力回路の出力電圧が“０″から“１″レベルに変化
する時、プルアップ用のＮＰＮトランジスタＱ１のベー
ス電位は、そのベース電流を無視すれば、そのベース寄
生容量と抵抗Ｒ１との時定数により変化するので、この
ベース電位の変化が速くなり、入力信号に対する出力波
形の立ち上がり点が速くなる。従って、抵抗Ｒ１の値を
小さくすることにより、出力波形の立ち下がり時間Ｔｐ
ＨＬ、出力波形の立ち上がり時間Ｔ ｐＬＩＩとも高速
になる。
しかし、上記したように抵抗Ｒ１の値を小さくすると、
出力回路の出力電圧が“１”から“０″レベルに変化す
る時のプルダウン用のＮＰＮ トランジスタＱ３の負荷
駆動能力が上がるので、負荷側から出力端子ＯＵＴへの
吸い込み電流（シンク電流）が過渡的に増加する。この
ような出力回路のスイッチング時（集結回路の出力変化
時）に流れる過渡的なシンク電流の増加により、集積回
路パッケージのリード等に存在するインダクタンスに生
じる電圧降下が原因となって発生するスイッチングノイ
ズが増大する。例えば集積回路の負荷容量をＣで表わす
と、集積回路のシンク電流ｉは、ｉ−Ｃ・ｄＶ／ｄｔ となる。ここで、ｄＶ／ｄｔは集積回路出力波形のスル
ーレートである。集積回路パッケージのリード等に存在
するインダクタンスをＬで表わすと、過渡的なシンク電
流による電圧降下ΔＶは、ΔＶ−Ｌ 拳 ｄｉ／ｄｔ ＝−Ｌａｃｅｄ２ Ｖ／ｄｔ ２ となり、過渡的なシンク電流の増加によりスイッチング
ノイズが増大する。
出力回路の出力電圧が“１”から“０″レベルに変化す
る時のプルダウン用のＮＰＮ トランジスタＱ３の負荷
駆動能力が上がるので、負荷側から出力端子ＯＵＴへの
吸い込み電流（シンク電流）が過渡的に増加する。この
ような出力回路のスイッチング時（集結回路の出力変化
時）に流れる過渡的なシンク電流の増加により、集積回
路パッケージのリード等に存在するインダクタンスに生
じる電圧降下が原因となって発生するスイッチングノイ
ズが増大する。例えば集積回路の負荷容量をＣで表わす
と、集積回路のシンク電流ｉは、ｉ−Ｃ・ｄＶ／ｄｔ となる。ここで、ｄＶ／ｄｔは集積回路出力波形のスル
ーレートである。集積回路パッケージのリード等に存在
するインダクタンスをＬで表わすと、過渡的なシンク電
流による電圧降下ΔＶは、ΔＶ−Ｌ 拳 ｄｉ／ｄｔ ＝−Ｌａｃｅｄ２ Ｖ／ｄｔ ２ となり、過渡的なシンク電流の増加によりスイッチング
ノイズが増大する。
（発明が解決しようとする課題）
上記したようなりｉ−ＣＭＯ５型の出力回路は、出力回
路の出力電圧が“１”から“０”レベルに変化する時の
負荷駆動能力を上げるためにプルダウン用のＮＰＮトラ
ンジスタの負荷駆動能力を上げると、出力回路のスイッ
チング時に流れる過渡的な電流により発生するスイッチ
ングノイズが増大するという問題があった。
路の出力電圧が“１”から“０”レベルに変化する時の
負荷駆動能力を上げるためにプルダウン用のＮＰＮトラ
ンジスタの負荷駆動能力を上げると、出力回路のスイッ
チング時に流れる過渡的な電流により発生するスイッチ
ングノイズが増大するという問題があった。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、出力回路の静的出力電流特性を損なうことな
く、出力回路の出力電圧が“１”から“０”レベルに変
化する時にプルダウン用のＮＰＮトランジスタに流れる
過渡的な電流により発生するスイッチングノイズを抑制
し得る出力回路を提供することにある。
の目的は、出力回路の静的出力電流特性を損なうことな
く、出力回路の出力電圧が“１”から“０”レベルに変
化する時にプルダウン用のＮＰＮトランジスタに流れる
過渡的な電流により発生するスイッチングノイズを抑制
し得る出力回路を提供することにある。
［発明の構成］
（課題を解決するための手段）
本発明の出力回路は、２つの電源電位間にトーテムポー
ル接続され、相互の接続点が出力端子に接続されたプル
アップ用の第１のＮＰＮ トランジスタおよびプルダウ
ン用の第２のＮＰＮ トランジスタと、前記２つの電源
電位間に直列に接続された抵抗およびゲートに入力する
出力駆動制御信号に応じて前記第１のＮＰＮ トランジ
スタまたは前記第２のＮＰＮ トランジスタを選択的に
スイッチング駆動制御する第１のＭＯＳトランジスタと
、前記抵抗に並列に接続され、前記出力端子の電位が所
定値以下の時を検知してオン状態になる静的電流制御回
路とを具備してなることを特徴とする。
ル接続され、相互の接続点が出力端子に接続されたプル
アップ用の第１のＮＰＮ トランジスタおよびプルダウ
ン用の第２のＮＰＮ トランジスタと、前記２つの電源
電位間に直列に接続された抵抗およびゲートに入力する
出力駆動制御信号に応じて前記第１のＮＰＮ トランジ
スタまたは前記第２のＮＰＮ トランジスタを選択的に
スイッチング駆動制御する第１のＭＯＳトランジスタと
、前記抵抗に並列に接続され、前記出力端子の電位が所
定値以下の時を検知してオン状態になる静的電流制御回
路とを具備してなることを特徴とする。
（作 用）
入力端子に供給される入力信号がＣＭＯＳレベルの“０
″から“１−レベルに遷移することによって出力端子の
電圧がＴＴＬレベルの１”から“Ｏ″レベル変化する際
、出力端子の電位が所定値以下になると、静的電流制御
回路がオン状態になり、静的電流制御回路から第１のＭ
ＯＳトランジスタを介してプルダウン用のＮＰＮ トラ
ンジスタにベース電流を供給するので、静的出力電流は
通常通り供給されるようになる。これに対して、入力端
子に供給される入力信号がＣＭＯＳレベルの１ｍから′
０ルベルに遷移することによって出力端子の電圧がＴＴ
Ｌレベルの０ｍから“１“レベルに変化する際には、出
力端子の電位が所定値以上になると、静的電流制御回路
がオフ状態になり、静的電流制御回路は出力回路に対し
て影響しなくなる。
″から“１−レベルに遷移することによって出力端子の
電圧がＴＴＬレベルの１”から“Ｏ″レベル変化する際
、出力端子の電位が所定値以下になると、静的電流制御
回路がオン状態になり、静的電流制御回路から第１のＭ
ＯＳトランジスタを介してプルダウン用のＮＰＮ トラ
ンジスタにベース電流を供給するので、静的出力電流は
通常通り供給されるようになる。これに対して、入力端
子に供給される入力信号がＣＭＯＳレベルの１ｍから′
０ルベルに遷移することによって出力端子の電圧がＴＴ
Ｌレベルの０ｍから“１“レベルに変化する際には、出
力端子の電位が所定値以上になると、静的電流制御回路
がオフ状態になり、静的電流制御回路は出力回路に対し
て影響しなくなる。
従って、この出力回路は、第１のＭＯＳトランジスタに
直列に接続されている抵抗の値を大きくしておけば、出
力回路の出力電圧が“１″から“０″レベルに変化する
時のプルダウン用のトランジスタのベース電流を低減で
きるので、この時の負荷駆動能力が低下し、出力端子→
プルダウン用のトランジスター接地電位ＧＮＤの経路に
流れる過渡的な電流は従来例の回路よりも抑制され、こ
の過渡的な電流により発生するスイッチングノィズが抑
制されるようになる。しかも、静的電流制御回路によっ
て出力回路の静的出力電流特性は従来通り得られる。
直列に接続されている抵抗の値を大きくしておけば、出
力回路の出力電圧が“１″から“０″レベルに変化する
時のプルダウン用のトランジスタのベース電流を低減で
きるので、この時の負荷駆動能力が低下し、出力端子→
プルダウン用のトランジスター接地電位ＧＮＤの経路に
流れる過渡的な電流は従来例の回路よりも抑制され、こ
の過渡的な電流により発生するスイッチングノィズが抑
制されるようになる。しかも、静的電流制御回路によっ
て出力回路の静的出力電流特性は従来通り得られる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は、Ｂ１−ＭＯＳ型半導体集積回路の出力回路の
基本構成を示しており、この出力回路は、２つの電源電
位間にトーテムポール接続され、相互の接続点が出力端
子に接続されたプルアップ用のＮＰＮ トランジスタＱ
２およびプルダウン用のＮＰＮトランジスタＱ３と、前
記２つの電源電位間に直列に接続された抵抗Ｒ１−およ
びゲートに入力する出力駆動制御信号に応じてＮＰＮト
ランジスタＱ２またはＮＰＮ トランジスタＱ３を選択
的にスイッチング駆動制御するＮチャネル型の第１のＭ
ＯＳトランジスタＭ１と、抵抗Ｒ１’ に並列に接続さ
れ、出力端子ＯＵＴの電位が所定値以下の時を検知して
オン状態になる静的電流制御回路１０とを具備してなる
。なお、ＰＤはプルダウン回路である。
基本構成を示しており、この出力回路は、２つの電源電
位間にトーテムポール接続され、相互の接続点が出力端
子に接続されたプルアップ用のＮＰＮ トランジスタＱ
２およびプルダウン用のＮＰＮトランジスタＱ３と、前
記２つの電源電位間に直列に接続された抵抗Ｒ１−およ
びゲートに入力する出力駆動制御信号に応じてＮＰＮト
ランジスタＱ２またはＮＰＮ トランジスタＱ３を選択
的にスイッチング駆動制御するＮチャネル型の第１のＭ
ＯＳトランジスタＭ１と、抵抗Ｒ１’ に並列に接続さ
れ、出力端子ＯＵＴの電位が所定値以下の時を検知して
オン状態になる静的電流制御回路１０とを具備してなる
。なお、ＰＤはプルダウン回路である。
次に、上記第１図の出力回路の動作を説明する。
入力端子ＩＮに供給される入力信号がＣＭＯＳレベルの
“Ｏ”から“１”レベルに遷移する際には、ＭＯ５Ｉ−
ランジスタＭ１がオン状態になる。これにより、プルダ
ウン用のＮ’ Ｐ Ｎ トランジスタＱ３はＶｃｃ？ｆ
ｉ源から抵抗Ｒ］’およびＭＯＳトランジスタＭ１を介
してベース電流が供給されてオフ状態になる。
“Ｏ”から“１”レベルに遷移する際には、ＭＯ５Ｉ−
ランジスタＭ１がオン状態になる。これにより、プルダ
ウン用のＮ’ Ｐ Ｎ トランジスタＱ３はＶｃｃ？ｆ
ｉ源から抵抗Ｒ］’およびＭＯＳトランジスタＭ１を介
してベース電流が供給されてオフ状態になる。
一方、ＭＯＳトランジスタＭ１がオン状態になると、プ
ルアップ用のＮＰＮ ｌ−ランジスタＱ２はベース電荷
がＭＯＳトランジスタＭ１により引き抜かれてオフ状態
になる。従って、出力端子ＯＵＴの電荷はプルダウン用
のＮＰＮ トランジスタＱ３を介して接地電位に引き抜
かれ、出力電圧はＴＴＬレベルの“１″から“０“レベ
ルに変化する。この場合、出力端子ＯＵＴの電位が所定
値以下になると、静的電流制御回路１０がオン状態にな
ってプルダウン用のＮＰＮ）−ランジスタＱ３にベース
電流を供給するので、静的出力電流は通常通り供給され
るようになる。
ルアップ用のＮＰＮ ｌ−ランジスタＱ２はベース電荷
がＭＯＳトランジスタＭ１により引き抜かれてオフ状態
になる。従って、出力端子ＯＵＴの電荷はプルダウン用
のＮＰＮ トランジスタＱ３を介して接地電位に引き抜
かれ、出力電圧はＴＴＬレベルの“１″から“０“レベ
ルに変化する。この場合、出力端子ＯＵＴの電位が所定
値以下になると、静的電流制御回路１０がオン状態にな
ってプルダウン用のＮＰＮ）−ランジスタＱ３にベース
電流を供給するので、静的出力電流は通常通り供給され
るようになる。
これに対して、入力端子ＩＮに供給される入力信号がＣ
ＭＯＳレベルの１″から“０″レベルに遷移する際には
、ＭＯＳトランジスタＭ１はオフ状態になる。これによ
り、プルアップ用のＮＰＮトランジスタＱ２はＶｃｃｔ
源から抵抗Ｒ１’を介してベース電流が供給されてオン
状態になる。一方、この時、プルダウン用のＮＰＮトラ
ンジスタＱ３は、プルダウン回路ＰＤによりベース電荷
が放電されてオフ状態になる。従って、Ｖｅｃ電源から
抵抗Ｒ２およびＮＰＮトランジスタＱ２を介して出力端
子ＯＴＪ Ｔ ｌ：電流が流れ、出力電圧はＴＴＬレベ
ルの′０”から′″１“レベルに変化する。この場合、
出力端子ＯＵＴの電位が所定値以上になると、静的電流
制御回路１０はオフ状態になり、出力回路に対して影響
しなくなる。
ＭＯＳレベルの１″から“０″レベルに遷移する際には
、ＭＯＳトランジスタＭ１はオフ状態になる。これによ
り、プルアップ用のＮＰＮトランジスタＱ２はＶｃｃｔ
源から抵抗Ｒ１’を介してベース電流が供給されてオン
状態になる。一方、この時、プルダウン用のＮＰＮトラ
ンジスタＱ３は、プルダウン回路ＰＤによりベース電荷
が放電されてオフ状態になる。従って、Ｖｅｃ電源から
抵抗Ｒ２およびＮＰＮトランジスタＱ２を介して出力端
子ＯＴＪ Ｔ ｌ：電流が流れ、出力電圧はＴＴＬレベ
ルの′０”から′″１“レベルに変化する。この場合、
出力端子ＯＵＴの電位が所定値以上になると、静的電流
制御回路１０はオフ状態になり、出力回路に対して影響
しなくなる。
従って、第１図の出力回路によれば、第１のＭＯＳトラ
ンジスタＭ１に直列に接続されている抵抗Ｒ１’の値を
従来よりも大きくしておけば、出力回路の出力電圧が“
１”から″Ｏ″レベルに変化する時のプルダウン用のト
ランジスタＱ３のベース電流を低減できるので、この時
の負荷駆動能力が低下し、出力端子ＯＵＴ→プルダウン
用のトランジスタＱ３→接地電位ＧＮＤの経路に流れる
過渡的な電流は従来例の回路よりも抑制され、この過渡
的な電流により発生するスイッチングノイズが抑制され
るようになる。しかも、静的電流制御回路１０によって
出力回路の静的出力電流特性は従来通り得られ、出力回
路の信号伝達遅延時間の劣化が生じることはない。
ンジスタＭ１に直列に接続されている抵抗Ｒ１’の値を
従来よりも大きくしておけば、出力回路の出力電圧が“
１”から″Ｏ″レベルに変化する時のプルダウン用のト
ランジスタＱ３のベース電流を低減できるので、この時
の負荷駆動能力が低下し、出力端子ＯＵＴ→プルダウン
用のトランジスタＱ３→接地電位ＧＮＤの経路に流れる
過渡的な電流は従来例の回路よりも抑制され、この過渡
的な電流により発生するスイッチングノイズが抑制され
るようになる。しかも、静的電流制御回路１０によって
出力回路の静的出力電流特性は従来通り得られ、出力回
路の信号伝達遅延時間の劣化が生じることはない。
第２図は、第１図の出力回路の一実施例を示しており、
第３図を参照して前述した従来の出力回路と比べて、静
的電流制御回路１０が付加されている点が異なり、その
他は同じであるので第３図中と同一符号を付している。
第３図を参照して前述した従来の出力回路と比べて、静
的電流制御回路１０が付加されている点が異なり、その
他は同じであるので第３図中と同一符号を付している。
静的電流制御回路１０は、例えば図示のように、出力端
子ＯＵＴの電位が抵抗Ｒ３を介して（または直接でもよ
い。）ゲートに与えられるＰチャネル型の第２のＭＯＳ
トランジスタＭ２および抵抗Ｒ４が直列に接続されてな
る。
子ＯＵＴの電位が抵抗Ｒ３を介して（または直接でもよ
い。）ゲートに与えられるＰチャネル型の第２のＭＯＳ
トランジスタＭ２および抵抗Ｒ４が直列に接続されてな
る。
第２図の出力回路の動作は、基本的には、前述した第１
図の出力回路の動作と同様であるので、以下、静的電流
制御回路１０の動作を中心に説明する。
図の出力回路の動作と同様であるので、以下、静的電流
制御回路１０の動作を中心に説明する。
入力端子ＩＮに供給される入力信号がＣＭＯＳレベルの
“０゛から“１″レベルに遷移することによって出力端
子ＯＵＴの電圧がＴＴＬレベルの“１″から“Ｏ゛レベ
ル変化する際、出力端子ＯＵＴの電位が所定値以下にな
ると、静的電流制御回路１０のＭＯＳトランジスタＭ２
がオン状態になり、静的電流制御回路１０からＭＯＳト
ランジスタＭ１を介してプルダウン用のＮＰＮ トラン
ジスタＱ３にベース電流を供給するので、静的出力電流
は通常通り供給されるようになる。
“０゛から“１″レベルに遷移することによって出力端
子ＯＵＴの電圧がＴＴＬレベルの“１″から“Ｏ゛レベ
ル変化する際、出力端子ＯＵＴの電位が所定値以下にな
ると、静的電流制御回路１０のＭＯＳトランジスタＭ２
がオン状態になり、静的電流制御回路１０からＭＯＳト
ランジスタＭ１を介してプルダウン用のＮＰＮ トラン
ジスタＱ３にベース電流を供給するので、静的出力電流
は通常通り供給されるようになる。
これに対して、入力端子ＩＮに供給される入力信号がＣ
ＭＯＳレベルの“１”から“０”レベルに遷移すること
によって出力端子ＯＵＴの電圧がＴＴＬレベルの“０”
から′１”レベルに変化する際には、出力端子ＯＵＴの
電位が所定値以上になると、静的電流制御回路１０のＭ
ＯＳトランジスタＭ２がオフ状態になり、静的電流制御
回路１０は出力回路に対して影響しなくなる。
ＭＯＳレベルの“１”から“０”レベルに遷移すること
によって出力端子ＯＵＴの電圧がＴＴＬレベルの“０”
から′１”レベルに変化する際には、出力端子ＯＵＴの
電位が所定値以上になると、静的電流制御回路１０のＭ
ＯＳトランジスタＭ２がオフ状態になり、静的電流制御
回路１０は出力回路に対して影響しなくなる。
第２図の出力回路によれば、出力電圧が“１゜から“０
”レベルに変化する時にプルダウン用トランジスタによ
り流れる過渡的な電流のピーク値が、従来例の出力回路
よりも１３％程度低減し、これにより、出力電圧が“１
“から“０”レベルに変化する時のスイッチングノイズ
が抑制されることが確認された。
”レベルに変化する時にプルダウン用トランジスタによ
り流れる過渡的な電流のピーク値が、従来例の出力回路
よりも１３％程度低減し、これにより、出力電圧が“１
“から“０”レベルに変化する時のスイッチングノイズ
が抑制されることが確認された。
［発明の効果］
上述したように本発明の出力回路によれば、出力回路の
静的出力電流特性を損なうことなく、出力電圧が１′か
ら“０ルベルに変化する時にプルダウン用トランジスタ
に流れる過渡的な電流により発生するスイッチングノイ
ズを抑制することができる。
静的出力電流特性を損なうことなく、出力電圧が１′か
ら“０ルベルに変化する時にプルダウン用トランジスタ
に流れる過渡的な電流により発生するスイッチングノイ
ズを抑制することができる。
第１図は本発明の出力回路の基本構成を示す回路図、第
２図は第１図の出力回路の一実施例を示す回路図、第３
図は従来の出力回路を示す回路図である。 Ｑｌ、Ｑ２．Ｑ３・・・ＮＰＮ トランジスタ、ＭＩＭ
２・・・ＭＯＳトランジスタ、Ｒ１，Ｒ２，Ｒ３゜Ｒ４
・・・抵抗、ＯＵＴ・・・出力端子、１０・・・静的電
′？１１制御回路。
２図は第１図の出力回路の一実施例を示す回路図、第３
図は従来の出力回路を示す回路図である。 Ｑｌ、Ｑ２．Ｑ３・・・ＮＰＮ トランジスタ、ＭＩＭ
２・・・ＭＯＳトランジスタ、Ｒ１，Ｒ２，Ｒ３゜Ｒ４
・・・抵抗、ＯＵＴ・・・出力端子、１０・・・静的電
′？１１制御回路。
Claims (2)
- （１）２つの電源電位間にトーテムポール接続され、相
互の接続点が出力端子に接続されたプルアップ用の第１
のＮＰＮトランジスタおよびプルダウン用の第２のＮＰ
Ｎトランジスタと、前記２つの電源電位間に直列に接続
された第１の抵抗およびゲートに入力する出力駆動制御
信号に応じて前記第１のＮＰＮトランジスタまたは前記
第２のＮＰＮトランジスタを選択的にスイッチング駆動
制御する第１のＭＯＳトランジスタと、前記抵抗に並列
に接続され、前記出力端子の電位が所定値以下の時を検
知してオン状態になる静的電流制御回路と を具備することを特徴とする出力回路。 - （２）前記第１のＭＯＳトランジスタはＮチャネル型で
あり、前記静的電流制御回路は、前記出力端子の電位が
抵抗を介してまたは直接にゲートに与えられるＰチャネ
ル型のＭＯＳトランジスタおよび第２の抵抗が直列に接
続されてなることを特徴とする請求項１記載の出力回路
。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1235775A JPH0752829B2 (ja) | 1989-09-13 | 1989-09-13 | 出力回路 |
| US07/579,668 US5059824A (en) | 1989-09-13 | 1990-09-10 | BiCMOS output circuit with static output current control circuit |
| KR1019900014438A KR940005975B1 (ko) | 1989-09-13 | 1990-09-13 | 출력회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1235775A JPH0752829B2 (ja) | 1989-09-13 | 1989-09-13 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0399514A true JPH0399514A (ja) | 1991-04-24 |
| JPH0752829B2 JPH0752829B2 (ja) | 1995-06-05 |
Family
ID=16991057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1235775A Expired - Fee Related JPH0752829B2 (ja) | 1989-09-13 | 1989-09-13 | 出力回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5059824A (ja) |
| JP (1) | JPH0752829B2 (ja) |
| KR (1) | KR940005975B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2635805B2 (ja) * | 1990-07-31 | 1997-07-30 | 株式会社東芝 | 低ノイズ型出力バッファ回路 |
| EP0496277B1 (en) * | 1991-01-23 | 1997-12-29 | Texas Instruments Deutschland Gmbh | Output stage for a digital circuit |
| US5184034A (en) * | 1991-12-06 | 1993-02-02 | National Semiconductor Corporation | State-dependent discharge path circuit |
| US5291069A (en) * | 1992-12-15 | 1994-03-01 | International Business Machines Corporation | Bipolar H write driver |
| DE69521028T2 (de) * | 1995-03-29 | 2001-09-06 | Agilent Technologies, Inc. | Vortreiberschaltung zum rauscharmen Schalten hoher Ströme in einer Last |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60134731A (ja) * | 1983-12-23 | 1985-07-18 | 松下電工株式会社 | 充電回路 |
| US4871928A (en) * | 1988-08-23 | 1989-10-03 | Motorola Inc. | BICMOS driver circuit with complementary outputs |
| US4897564A (en) * | 1988-12-27 | 1990-01-30 | International Business Machines Corp. | BICMOS driver circuit for high density CMOS logic circuits |
| US4970414A (en) * | 1989-07-07 | 1990-11-13 | Silicon Connections Corporation | TTL-level-output interface circuit |
-
1989
- 1989-09-13 JP JP1235775A patent/JPH0752829B2/ja not_active Expired - Fee Related
-
1990
- 1990-09-10 US US07/579,668 patent/US5059824A/en not_active Expired - Lifetime
- 1990-09-13 KR KR1019900014438A patent/KR940005975B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR940005975B1 (ko) | 1994-06-25 |
| US5059824A (en) | 1991-10-22 |
| KR910007268A (ko) | 1991-04-30 |
| JPH0752829B2 (ja) | 1995-06-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |