JPH0220917A - ＢｉＣＭＯＳによるドライバ回路 - Google Patents
ＢｉＣＭＯＳによるドライバ回路Info
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- JPH0220917A JPH0220917A JP1037324A JP3732489A JPH0220917A JP H0220917 A JPH0220917 A JP H0220917A JP 1037324 A JP1037324 A JP 1037324A JP 3732489 A JP3732489 A JP 3732489A JP H0220917 A JPH0220917 A JP H0220917A
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- 238000012986 modification Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は双Ｃ）ＩＯｓによるドライバ回路に関するもの
であり、特にダーリントン回路を有するドライバ回路に
関するものである。
であり、特にダーリントン回路を有するドライバ回路に
関するものである。
〈従来の技術〉
双ＣＭＯＳドライバ回路の出力端に接続されている負荷
において、論理ｒｌＪに相当する電圧を確実なものとす
るためには、ドライバ回路の出力端からの論理「１」の
電圧が、このドライバ回路に供給される電圧値に近い値
もしくはそれ以上の値を有することが望ましい、この望
ましい状態が生起していれば、論理ｒｌＪと論理「０」
との間の区別がより良好に行なわれうるであろう、加え
て。
において、論理ｒｌＪに相当する電圧を確実なものとす
るためには、ドライバ回路の出力端からの論理「１」の
電圧が、このドライバ回路に供給される電圧値に近い値
もしくはそれ以上の値を有することが望ましい、この望
ましい状態が生起していれば、論理ｒｌＪと論理「０」
との間の区別がより良好に行なわれうるであろう、加え
て。
高速のスイッチング速度、ひいては、短小な応答時間の
ためには、低入力負荷（その回路の入力端経由で流入す
る微小電流）の双ＣＭＯＳドライバを備えていることが
望ましい、さらに、高出力負荷能力（出力負荷に大電流
を供給する能力）も望まれる。ところが困ったことに、
従来技術の双ＣＮ０Ｓドライバでは、高出力負荷能力と
低入力負荷とを同時的に実現すること、さらには、その
出力端に、ドライバ回゛路への供給電圧値近く、もしく
はそれ以上の論理ｒｌＪを提供することは不可能であっ
た。
ためには、低入力負荷（その回路の入力端経由で流入す
る微小電流）の双ＣＭＯＳドライバを備えていることが
望ましい、さらに、高出力負荷能力（出力負荷に大電流
を供給する能力）も望まれる。ところが困ったことに、
従来技術の双ＣＮ０Ｓドライバでは、高出力負荷能力と
低入力負荷とを同時的に実現すること、さらには、その
出力端に、ドライバ回゛路への供給電圧値近く、もしく
はそれ以上の論理ｒｌＪを提供することは不可能であっ
た。
従来技術に係わる問題点や制約について添付の第１図と
第２図を参照しながら以下に詳細な説明を行う。
第２図を参照しながら以下に詳細な説明を行う。
標準的な双ＣＭＯＳドライバ回路を第１図に示す。
入力端ノードＩＮでの論理ｒＯＪ （Ｌレベル電圧）
は、 ＣＭＯＳインバータ２を介してノードＡに論理ｒ
ｌＪを生成する。ＮＭＯＳ）ランジスタ４，６とバイポ
ーラトランジスタ８に関しては、入力端ノードＩＮが論
理「０」の故、オフとなる。
は、 ＣＭＯＳインバータ２を介してノードＡに論理ｒ
ｌＪを生成する。ＮＭＯＳ）ランジスタ４，６とバイポ
ーラトランジスタ８に関しては、入力端ノードＩＮが論
理「０」の故、オフとなる。
その状態では、ノードＡの電位が、概ね回路電源の電圧
Ｖｃｃに保たれている。プルアップ用バイポーラトラン
ジスタｌＯは、そのベースにノードＡから電圧Ｖｃｃを
受けることでオンとなり、これにより電源電圧Ｖｃｃ依
存で出力端ノー１０１丁に給電する。
Ｖｃｃに保たれている。プルアップ用バイポーラトラン
ジスタｌＯは、そのベースにノードＡから電圧Ｖｃｃを
受けることでオンとなり、これにより電源電圧Ｖｃｃ依
存で出力端ノー１０１丁に給電する。
第１図に示す双（：ＭＯＳドライバ回路のスイッチング
速度は、 ＣＭＯＳインバータ２のＰＭＯＳとトランジ
スタ１８の寸法に依存する。ＰＭＯＳトランジスタ１６
が大きければ大きい程、ＰＭＯＳ ）ランジスタ１８の
ＭＯＳキャパシタ１５を充電するのにより多くの電荷が
必要であり、従ってＭＯＳキャパシタ１５を充放電する
のにより多くの電流を必要とし、換言すれば、入力負荷
が大きくなる。結局のところ、双ＣＭＯＳドライバ回路
のスイッチング速度は、ＰＭＯＳ ）ランジスタ１Ｂの
寸法増加に伴なって減少する。（但し、ＰＭＯＳトラン
ジスタ１８の１ｌＩＯＳキヤパシタ１５がＰＭＯＳ ）
ランジスタＩＢの寸法に応じて増加するものと仮定する
。） 〈発明が解決しようとする問題点〉 従って、スイッチング速度の増大を図るに当っては、Ｐ
ＭＯＳ ）ランジメタ１８内のにＯ３＋セパシタ１５に
よる入力負荷の増大は抑制されるべきであり、その結果
としてＰＭＯＳ ）ランジスタＩ６の寸法も小さな値に
保たれるべきである。しかしながら、バイポーラトラン
ジスタｌＯのプルアップ速度は双ＣＭＯＳドライバ回路
のスイッチング速度に直接影響を及ぼすので、バイポー
ラトランジスタ１０のベースに迅速かつ充分な給電を行
うには、ＰＭＯＳ）ランジスタ１６を大きなものとする
必要があり、そうすることで初めて、出力端ノー１０１
丁での電圧を迅速にプルアップすることができるのであ
る。それ故に、従来技術では、ＰＭＯＳ ）ランジスタ
１Ｂの寸法とバイポーラトランジスタ１０のベースでの
負荷効果とによる制約に起因して、双ＣＭＯＳドライバ
回路が、自己の達成可能な最大スイッチング速度を実現
することができなかった。
速度は、 ＣＭＯＳインバータ２のＰＭＯＳとトランジ
スタ１８の寸法に依存する。ＰＭＯＳトランジスタ１６
が大きければ大きい程、ＰＭＯＳ ）ランジスタ１８の
ＭＯＳキャパシタ１５を充電するのにより多くの電荷が
必要であり、従ってＭＯＳキャパシタ１５を充放電する
のにより多くの電流を必要とし、換言すれば、入力負荷
が大きくなる。結局のところ、双ＣＭＯＳドライバ回路
のスイッチング速度は、ＰＭＯＳ ）ランジスタ１Ｂの
寸法増加に伴なって減少する。（但し、ＰＭＯＳトラン
ジスタ１８の１ｌＩＯＳキヤパシタ１５がＰＭＯＳ ）
ランジスタＩＢの寸法に応じて増加するものと仮定する
。） 〈発明が解決しようとする問題点〉 従って、スイッチング速度の増大を図るに当っては、Ｐ
ＭＯＳ ）ランジメタ１８内のにＯ３＋セパシタ１５に
よる入力負荷の増大は抑制されるべきであり、その結果
としてＰＭＯＳ ）ランジスタＩ６の寸法も小さな値に
保たれるべきである。しかしながら、バイポーラトラン
ジスタｌＯのプルアップ速度は双ＣＭＯＳドライバ回路
のスイッチング速度に直接影響を及ぼすので、バイポー
ラトランジスタ１０のベースに迅速かつ充分な給電を行
うには、ＰＭＯＳ）ランジスタ１６を大きなものとする
必要があり、そうすることで初めて、出力端ノー１０１
丁での電圧を迅速にプルアップすることができるのであ
る。それ故に、従来技術では、ＰＭＯＳ ）ランジスタ
１Ｂの寸法とバイポーラトランジスタ１０のベースでの
負荷効果とによる制約に起因して、双ＣＭＯＳドライバ
回路が、自己の達成可能な最大スイッチング速度を実現
することができなかった。
高出力負荷能力は、プルアップ用バイポーラトランジス
タ１０の寸法に支配される。高出力負荷能力が望まれる
のは、出力負荷能力の増加が必然的に出力端でのより大
きい負荷の駆動を可能にし。
タ１０の寸法に支配される。高出力負荷能力が望まれる
のは、出力負荷能力の増加が必然的に出力端でのより大
きい負荷の駆動を可能にし。
結局は、ノードＯＵＴからのファンアウト（成る回路の
１つの出力ラインで駆動され得る最大の同種負荷回路数
）が増加するからである。プルアップ用バイポーラトラ
ンジスタ１０は、出力端ノードＯＵＴに充分な電流を供
給するには、大きなものでなければならず、その結果と
して、初めて高出力負荷が可能となる。このことが更に
波及して、プルアップ用バイポーラトランジスタｌＯを
駆動するためのＰＭＯＳ ）ランジスタ１８も大きなも
のでなければならなくなるという点で、ＰＭＯＳトラン
ジスタ１Ｂにも寸法上の制約を課している。大きいＰＭ
ＯＳ トランジスタ１Ｂが、オンとなっている期間中（
入力端ノードＩＮが論理「Ｏ」である）ｉｔ源電圧ＶＣ
Ｃへの低抵抗路を形成して、プルアップ用トランジスタ
１０のベース、即ち、ノードＡが電源電圧Ｖｃｃを越え
て顕著に昇圧（ブートストラップ）することがないよう
にする、ＰＭＯＳトランジスタ１６に形成される抵抗が
小さいので、寄生コンデンサ１２と当該低抵抗とで形成
されるＲＣ時定数も比較的小な値となる。寄生コンデン
サ１２の電荷は、ノードＡに接続されている該コンデン
サ１２の電極から低時定数ですみやかに漏洩するので、
ノードＡが電源電圧Ｖｃｃを越えて顕著に上昇すること
はない、かくして、双ＣＭＯＳドライバ回路の出力端ノ
ードであるノードＯＵＴは、略々Ｖｃｃ−Ｖｂｅまでプ
ルアップされるに留まる。第１図の回路に対応するタイ
ミング図を第２図に示す、第２図から明らかなように、
高出力負荷時に、論理「１」に対応するＨ電圧レベルを
最大限のものとすることは、従来技術では、達成不可能
であった。
１つの出力ラインで駆動され得る最大の同種負荷回路数
）が増加するからである。プルアップ用バイポーラトラ
ンジスタ１０は、出力端ノードＯＵＴに充分な電流を供
給するには、大きなものでなければならず、その結果と
して、初めて高出力負荷が可能となる。このことが更に
波及して、プルアップ用バイポーラトランジスタｌＯを
駆動するためのＰＭＯＳ ）ランジスタ１８も大きなも
のでなければならなくなるという点で、ＰＭＯＳトラン
ジスタ１Ｂにも寸法上の制約を課している。大きいＰＭ
ＯＳ トランジスタ１Ｂが、オンとなっている期間中（
入力端ノードＩＮが論理「Ｏ」である）ｉｔ源電圧ＶＣ
Ｃへの低抵抗路を形成して、プルアップ用トランジスタ
１０のベース、即ち、ノードＡが電源電圧Ｖｃｃを越え
て顕著に昇圧（ブートストラップ）することがないよう
にする、ＰＭＯＳトランジスタ１６に形成される抵抗が
小さいので、寄生コンデンサ１２と当該低抵抗とで形成
されるＲＣ時定数も比較的小な値となる。寄生コンデン
サ１２の電荷は、ノードＡに接続されている該コンデン
サ１２の電極から低時定数ですみやかに漏洩するので、
ノードＡが電源電圧Ｖｃｃを越えて顕著に上昇すること
はない、かくして、双ＣＭＯＳドライバ回路の出力端ノ
ードであるノードＯＵＴは、略々Ｖｃｃ−Ｖｂｅまでプ
ルアップされるに留まる。第１図の回路に対応するタイ
ミング図を第２図に示す、第２図から明らかなように、
高出力負荷時に、論理「１」に対応するＨ電圧レベルを
最大限のものとすることは、従来技術では、達成不可能
であった。
く本発明の目的〉
従って、本発明の第１の目的は、新規にして改良された
双ＣＭＯ５ｔによるドライバ回路を提供することである
。
双ＣＭＯ５ｔによるドライバ回路を提供することである
。
本発明の第２の目的は、速いスイッチング速度が達成さ
れる新規にして改良された双ＣＭＯ５によるドライバ回
路を提供することである。
れる新規にして改良された双ＣＭＯ５によるドライバ回
路を提供することである。
本発明の第３の目的は、低入力負荷特性が達成される新
規にして改良された双ＣＭＯＳによるドライバ回路を提
供することである。
規にして改良された双ＣＭＯＳによるドライバ回路を提
供することである。
本発明の第４の目的は、高出力負荷特性が達成される新
規にして改良された双ＣＭＯＳによるドライバ回路を提
供することである。
規にして改良された双ＣＭＯＳによるドライバ回路を提
供することである。
本発明の第５の目的は、論理「１」に対して高電圧値の
Ｈレベル電圧を生成する新規にして改良された双ＣＭＯ
８によるドライバ回路を提供することである。
Ｈレベル電圧を生成する新規にして改良された双ＣＭＯ
８によるドライバ回路を提供することである。
く問題点を解決するための手段〉
上述の本発明の目的は、コンデンサを利用することで、
論理「１」に対応するＨレベルの出力電圧を回路電源電
圧、あるいはその近傍まで高めるようにした双ＣＭＯ５
によるドライバ回路によって達成される。比較的小さな
ｐチャンネルトランジスタを含むＣＭＯＳインバータ１
日から成る回路を入力端に接続して具えることにより、
双ｃｘｏｓドライバ回路には、低入力負荷特性が実現さ
れる。さらに、ＣＭＯＳインバータ１８のｐチャンネル
トランジスタをバイポーラトランジスタ２２に接続し、
該トランジスタ２２がプルアップ用トランジスタｌＯと
でダーリントン回路を双ＣＭＯＳドライバ回路の出力端
に形成することにより、該ドライバ回路は高出力負荷特
性をも呈する。
論理「１」に対応するＨレベルの出力電圧を回路電源電
圧、あるいはその近傍まで高めるようにした双ＣＭＯ５
によるドライバ回路によって達成される。比較的小さな
ｐチャンネルトランジスタを含むＣＭＯＳインバータ１
日から成る回路を入力端に接続して具えることにより、
双ｃｘｏｓドライバ回路には、低入力負荷特性が実現さ
れる。さらに、ＣＭＯＳインバータ１８のｐチャンネル
トランジスタをバイポーラトランジスタ２２に接続し、
該トランジスタ２２がプルアップ用トランジスタｌＯと
でダーリントン回路を双ＣＭＯＳドライバ回路の出力端
に形成することにより、該ドライバ回路は高出力負荷特
性をも呈する。
〈実施例〉
第３図は本発明の一つの実施例の回路図である。ノード
ＯＵＴからノードＢまでの間で測定される電流増幅率を
増加させるべく、バイポーラトランジスタ２２が、プル
アップ用バイポーラトランジスタｌＯに接続されて、ダ
ーリントン回路を形成している。ＣＭＯＳインバータ１
日は、トランジスタ２２を駆動するもので、トランジス
タ２２のベースに接続されている。バイポーラトランジ
スタｌＯのベースは、ｐチャンネルトランジスタ１６を
含むｃＭｏｓインバータ２の出力端に接続されている。
ＯＵＴからノードＢまでの間で測定される電流増幅率を
増加させるべく、バイポーラトランジスタ２２が、プル
アップ用バイポーラトランジスタｌＯに接続されて、ダ
ーリントン回路を形成している。ＣＭＯＳインバータ１
日は、トランジスタ２２を駆動するもので、トランジス
タ２２のベースに接続されている。バイポーラトランジ
スタｌＯのベースは、ｐチャンネルトランジスタ１６を
含むｃＭｏｓインバータ２の出力端に接続されている。
ノードＯＵＴは、トランジスタ１０のエミッタに接続さ
れており、バイポーラトランジスタ８、ｎチャンネルト
ランジスタ４，６から成るプルダウン手段にも接続され
ている。ｐチャンネルトランジスタ１Ｂの寸法を小さく
することがここでは可能である（例えば従来技術のチャ
ンネル幅２００ ミクロンに対して、チャンネル幅は２
４ミクロン）が、この回路で大出力負荷特性を達成する
のに、トランジスタ２２がプルアップ用トランジスタ１
０に充分な電流を供給できるので、そのような小さい寸
法のｐチャンネルトランジスタが用いられる。さらには
、トランジスタ１８が小形であるということで、低入力
負荷特性も達成される。ｐチャンネルトランジスタ１６
と寄生コンデンサ１２とで形成されるＲｅ時定数が比較
的大きな値になるように、ｐチャンネルトランジスタが
小形のものであれば、 ＶｃｃとノードＡの間には、
充分に高いインピーダンスの電路が存在することになる
ので、ここでは寄生トランジスタ１２が有利に活用でき
る。寄生コンデンサ１２の放電速度が緩慢であることに
起因して、該コンデンサ１２はノードＡの電圧を、電源
電圧Ｖｃｃ以上に十分高く昇圧することができる。ノー
ドＡは、最終的には、電源電圧Ｖｃｃまで電圧降下する
ことになろうし、ノードＯｕ丁はＶｃｃ−Ｖｂｅの電圧
まで電圧降下することになろう、しかしながら、このよ
うなドライブ機能が完了する時点までには、先行技術で
得られる電圧レベル以上の、より高い電圧レベルが、論
理「１」のレベルとして使用可能である。第３図に示す
回路の残余の部分は以下のように働く、プルダウン用バ
イポーラトランジスタ８は、入力ノードＩＮに論理ｒｌ
Ｊに対応するＨレベルの電圧が印加されたときに、出力
端ノードＯｕ↑を、論理「０」に対応する接地電圧近く
まで引き下げる役割を果す、Ｎチャンネルトランジスタ
６は、適切な時間間隔で、即ち、出力端ノードＯＵＴが
Ｈレベルの電圧にある期間ごとに、寄生コンデンサ１４
を放電する。Ｎチャンネルトランジスタ４は、出力端に
論理「０」が所望されている間、換言すれば、入力端ノ
ードＩＮに論理ｒｌＪが供給されている間にトランジス
タ８を駆動する。上記双ＣＭＯＳドライバ回路を更に詳
細に解析すべく提示された第４図は、本回路の成る特定
の期間における要部箇所の電圧波形を示すタイミング図
である。第４図に示すように、ノー１００丁、ノードＢ
、ノードＡは、低い入力レベルで立ち上る。
れており、バイポーラトランジスタ８、ｎチャンネルト
ランジスタ４，６から成るプルダウン手段にも接続され
ている。ｐチャンネルトランジスタ１Ｂの寸法を小さく
することがここでは可能である（例えば従来技術のチャ
ンネル幅２００ ミクロンに対して、チャンネル幅は２
４ミクロン）が、この回路で大出力負荷特性を達成する
のに、トランジスタ２２がプルアップ用トランジスタ１
０に充分な電流を供給できるので、そのような小さい寸
法のｐチャンネルトランジスタが用いられる。さらには
、トランジスタ１８が小形であるということで、低入力
負荷特性も達成される。ｐチャンネルトランジスタ１６
と寄生コンデンサ１２とで形成されるＲｅ時定数が比較
的大きな値になるように、ｐチャンネルトランジスタが
小形のものであれば、 ＶｃｃとノードＡの間には、
充分に高いインピーダンスの電路が存在することになる
ので、ここでは寄生トランジスタ１２が有利に活用でき
る。寄生コンデンサ１２の放電速度が緩慢であることに
起因して、該コンデンサ１２はノードＡの電圧を、電源
電圧Ｖｃｃ以上に十分高く昇圧することができる。ノー
ドＡは、最終的には、電源電圧Ｖｃｃまで電圧降下する
ことになろうし、ノードＯｕ丁はＶｃｃ−Ｖｂｅの電圧
まで電圧降下することになろう、しかしながら、このよ
うなドライブ機能が完了する時点までには、先行技術で
得られる電圧レベル以上の、より高い電圧レベルが、論
理「１」のレベルとして使用可能である。第３図に示す
回路の残余の部分は以下のように働く、プルダウン用バ
イポーラトランジスタ８は、入力ノードＩＮに論理ｒｌ
Ｊに対応するＨレベルの電圧が印加されたときに、出力
端ノードＯｕ↑を、論理「０」に対応する接地電圧近く
まで引き下げる役割を果す、Ｎチャンネルトランジスタ
６は、適切な時間間隔で、即ち、出力端ノードＯＵＴが
Ｈレベルの電圧にある期間ごとに、寄生コンデンサ１４
を放電する。Ｎチャンネルトランジスタ４は、出力端に
論理「０」が所望されている間、換言すれば、入力端ノ
ードＩＮに論理ｒｌＪが供給されている間にトランジス
タ８を駆動する。上記双ＣＭＯＳドライバ回路を更に詳
細に解析すべく提示された第４図は、本回路の成る特定
の期間における要部箇所の電圧波形を示すタイミング図
である。第４図に示すように、ノー１００丁、ノードＢ
、ノードＡは、低い入力レベルで立ち上る。
第２図に示す従来技術の各ノードとは対象的に、これら
ノードでの立ち上り時間が減少しているのが注目される
。
ノードでの立ち上り時間が減少しているのが注目される
。
第５図は、本発明の第２の実施例の回路図である１本実
施例は第３図で示した実施例と同じではあるが、トラン
ジスタ１０のベース−エミッタ間に、直列の抵抗３０を
伴なって接続された外付けのコンデンサ２６が追加され
ている点が異なっており、これによりノードＡの電圧が
電源電圧Ｖｃｃを大きく越えて昇圧する。それに加えて
、外付けのコンデンサ２６と抵抗３０とコンデンサ２８
とから成る回路は、出力端ノードＯＵＴの電圧を、第３
図に示す実施例のそれよりも高いレベルに到達させ、こ
れより、同実施例のそれよりも高速のスイッチング動作
を可能にする。この回路により、ノードＡを昇圧するこ
とに関し、寄生コンデンサ１２のみに依存することがな
いようにする。この回路の作動を説明すれば以下の通り
である。出力端ノードＯＵＴがＬレベルからＨレベルに
移行中の期間、コンデンサ２８の負荷効果の故に、ノー
ドＥの電圧がノードＯＵＴの電圧に対して遅れて上昇す
る。ノードＥの電圧がノードＯＵＴの電圧に追い着いて
均衡するまで、コンデンサ２Ｂは抵抗３０経由で充電さ
れるが、均衡時には、ノードＯＵＴから抵抗３０を通っ
てノードＥに流れる電流が枯渇する。その時同時に、ノ
ードＥでの電荷増加による電圧上昇の結果として、ノー
ドＡの電圧がコンデンサ２８の他端側から傘上げされて
、電源電圧Ｖｃｃを越えて昇圧されてゆく、ノードＥが
概ね電源電圧Ｖｃｃに達する時点頃に、ノードＡの電圧
は電源電圧Ｖｃｃ以上の電圧値から電源電圧Ｖｃｃに略
等しい電圧値へ向けて電圧降下を開始する。この電圧降
下は、ノードＡに接続されているラトランジスタ１Ｂを
通じて、コンデンサ２６の電荷が電源電圧Ｖｃｃ接続に
向けて放電するのに起因している。第６図は、この回路
の、成る特定の期間における主要箇所の電圧波形を示す
タイミング図である。第６図から明らかなように、立ち
上り時間と、到達された電圧上限は、第２図に示す従来
技術での両者よりも良好になっている。さらに言うなら
ば、立ち上り時間と電圧限界は第４図に示す実施例のも
のよりも良好になっている。
施例は第３図で示した実施例と同じではあるが、トラン
ジスタ１０のベース−エミッタ間に、直列の抵抗３０を
伴なって接続された外付けのコンデンサ２６が追加され
ている点が異なっており、これによりノードＡの電圧が
電源電圧Ｖｃｃを大きく越えて昇圧する。それに加えて
、外付けのコンデンサ２６と抵抗３０とコンデンサ２８
とから成る回路は、出力端ノードＯＵＴの電圧を、第３
図に示す実施例のそれよりも高いレベルに到達させ、こ
れより、同実施例のそれよりも高速のスイッチング動作
を可能にする。この回路により、ノードＡを昇圧するこ
とに関し、寄生コンデンサ１２のみに依存することがな
いようにする。この回路の作動を説明すれば以下の通り
である。出力端ノードＯＵＴがＬレベルからＨレベルに
移行中の期間、コンデンサ２８の負荷効果の故に、ノー
ドＥの電圧がノードＯＵＴの電圧に対して遅れて上昇す
る。ノードＥの電圧がノードＯＵＴの電圧に追い着いて
均衡するまで、コンデンサ２Ｂは抵抗３０経由で充電さ
れるが、均衡時には、ノードＯＵＴから抵抗３０を通っ
てノードＥに流れる電流が枯渇する。その時同時に、ノ
ードＥでの電荷増加による電圧上昇の結果として、ノー
ドＡの電圧がコンデンサ２８の他端側から傘上げされて
、電源電圧Ｖｃｃを越えて昇圧されてゆく、ノードＥが
概ね電源電圧Ｖｃｃに達する時点頃に、ノードＡの電圧
は電源電圧Ｖｃｃ以上の電圧値から電源電圧Ｖｃｃに略
等しい電圧値へ向けて電圧降下を開始する。この電圧降
下は、ノードＡに接続されているラトランジスタ１Ｂを
通じて、コンデンサ２６の電荷が電源電圧Ｖｃｃ接続に
向けて放電するのに起因している。第６図は、この回路
の、成る特定の期間における主要箇所の電圧波形を示す
タイミング図である。第６図から明らかなように、立ち
上り時間と、到達された電圧上限は、第２図に示す従来
技術での両者よりも良好になっている。さらに言うなら
ば、立ち上り時間と電圧限界は第４図に示す実施例のも
のよりも良好になっている。
第７図は本発明の第３の実施例を図示するものであるが
、これは第５図の変形例であり、第５図のコンデンサ２
日と抵抗３０とが、縦続接続の２個の（：ＭＯＳインバ
ータで置き換えられたものである。２個のＣＭＯＳイン
バータ６Ｂ、８７は、外付けのコンデンサ抵抗回路に比
べて内部損失の減少をもたらす。
、これは第５図の変形例であり、第５図のコンデンサ２
日と抵抗３０とが、縦続接続の２個の（：ＭＯＳインバ
ータで置き換えられたものである。２個のＣＭＯＳイン
バータ６Ｂ、８７は、外付けのコンデンサ抵抗回路に比
べて内部損失の減少をもたらす。
この回路のタイミング図を第８図に示す、第８図の波形
は、第２図、第４図、第６図のいずれに示されたものよ
りも平担で高い出力電圧特性を呈してしる。
は、第２図、第４図、第６図のいずれに示されたものよ
りも平担で高い出力電圧特性を呈してしる。
第９図は本発明の第４の実施例を図示するものであるが
、第５図の双ＣＭＯＳドライバにＮＯＲゲートを接続し
たものとして第９図の回路全体が双ＣＭＯＳＮＯＲドラ
イバ回路で特徴づけられる。この回路は、大きな入力負
荷を伴うことのないＮＯＲゲートドライバの採用を可能
にするものであり、従って、ドライバ回路での高速のス
イッチング速度の達成をも可能とするものである。入力
端ｉｎｌとｉｎ２における同時的な論理「０」の入力だ
けが、出力端で論理「１」を生成させることになろう、
１ｎｌ＝論理’０」、１ｎ２＝論理「０」が入力されて
いる期間中、電流は、電源電圧Ｖｃｃからｐチャンネル
トランジスタ５０、ｐチャンネルトランジスタ４３経由
でプルアップ用バイポーラトランジスタ１０へ向けて流
入可能である。１ｎｌ＝論理ｒＯ」、１ｎ２＝論理「０
」以外の入力論理のすべてに対して、抵抗５２とｎチャ
ンネルトランジスタ４０．４２．４４、４１１！、４５
とを含む回路が、２つのトランジスタ２２．１０のいず
れかのベースに電流を流さないようにする。
、第５図の双ＣＭＯＳドライバにＮＯＲゲートを接続し
たものとして第９図の回路全体が双ＣＭＯＳＮＯＲドラ
イバ回路で特徴づけられる。この回路は、大きな入力負
荷を伴うことのないＮＯＲゲートドライバの採用を可能
にするものであり、従って、ドライバ回路での高速のス
イッチング速度の達成をも可能とするものである。入力
端ｉｎｌとｉｎ２における同時的な論理「０」の入力だ
けが、出力端で論理「１」を生成させることになろう、
１ｎｌ＝論理’０」、１ｎ２＝論理「０」が入力されて
いる期間中、電流は、電源電圧Ｖｃｃからｐチャンネル
トランジスタ５０、ｐチャンネルトランジスタ４３経由
でプルアップ用バイポーラトランジスタ１０へ向けて流
入可能である。１ｎｌ＝論理ｒＯ」、１ｎ２＝論理「０
」以外の入力論理のすべてに対して、抵抗５２とｎチャ
ンネルトランジスタ４０．４２．４４、４１１！、４５
とを含む回路が、２つのトランジスタ２２．１０のいず
れかのベースに電流を流さないようにする。
２個以上の入力端を含むＮＯＲゲートで、以上に開示さ
れた実施例のＸ ｃｏｏｓドライバ回路を実施すること
も本発明の範囲内である。更に、ＮＯＲゲート論理素子
を用いなければならないわけでもない、ドライバ回路を
、 ＡＮＤゲート、ＮＡＮＤゲートあるいはＯＲゲート
あるいはそれらの組合せにより実施することも可能であ
ろうが、それらゲートは、すべて２個以上の入力端を有
するものであってもよいのである。
れた実施例のＸ ｃｏｏｓドライバ回路を実施すること
も本発明の範囲内である。更に、ＮＯＲゲート論理素子
を用いなければならないわけでもない、ドライバ回路を
、 ＡＮＤゲート、ＮＡＮＤゲートあるいはＯＲゲート
あるいはそれらの組合せにより実施することも可能であ
ろうが、それらゲートは、すべて２個以上の入力端を有
するものであってもよいのである。
本発明は、本発明の好ましい実施例と特定の代替例に関
して、本明細書中に詳述してきたが、本記載は単に例示
のためのみのものであって、限定した意味で解釈される
べきではないことを了解すべきである。さらに、本発明
の実施例の細部における数多くの変更、並びに本発明の
付加的実施例は５本記載に関連する技術分野に属する者
にとっては明白であろうし、そのような者によってなさ
れることもあろうことを了解すべきである０例えば、ｎ
チャンネルトランジスタを全体に亘ってｐチャンネルト
ランジスタに置き換えてもよいし、またその逆でもよい
、さらに、それが好ましいとは言え、ＣＭＯＳインバー
タを用いなければならないと言うことでもない、現存す
るすべてのタイプのインバータが考慮の対象となる。そ
のような変更並びに付加的実施例はすべて１頭記の本発
明の特許請求の範囲の技術思想の範囲内にあるとみなす
べきである。従って、本発明は１本明細書の特許請求の
範囲の記載によってのみ限定されるよう意図するもので
ある。
して、本明細書中に詳述してきたが、本記載は単に例示
のためのみのものであって、限定した意味で解釈される
べきではないことを了解すべきである。さらに、本発明
の実施例の細部における数多くの変更、並びに本発明の
付加的実施例は５本記載に関連する技術分野に属する者
にとっては明白であろうし、そのような者によってなさ
れることもあろうことを了解すべきである０例えば、ｎ
チャンネルトランジスタを全体に亘ってｐチャンネルト
ランジスタに置き換えてもよいし、またその逆でもよい
、さらに、それが好ましいとは言え、ＣＭＯＳインバー
タを用いなければならないと言うことでもない、現存す
るすべてのタイプのインバータが考慮の対象となる。そ
のような変更並びに付加的実施例はすべて１頭記の本発
明の特許請求の範囲の技術思想の範囲内にあるとみなす
べきである。従って、本発明は１本明細書の特許請求の
範囲の記載によってのみ限定されるよう意図するもので
ある。
本発明を要約するに１本発明により提案されるドライバ
回路は、入力負荷が減少し、許容される出力負荷が増大
し、且つ論理ｒＬＪに対応するＨレベルの電圧が高電圧
値を有するものである。これら成果は、プルアップ用ト
ランジスタに協働させて昇圧を可能にするコンデンサ・
抵抗回路を用いることによって達成される。
回路は、入力負荷が減少し、許容される出力負荷が増大
し、且つ論理ｒＬＪに対応するＨレベルの電圧が高電圧
値を有するものである。これら成果は、プルアップ用ト
ランジスタに協働させて昇圧を可能にするコンデンサ・
抵抗回路を用いることによって達成される。
該第１のバイポーラプルアップ用トランジスタのエミッ
タ電圧を第二の所定の電圧より上に上昇させるように、
該寄生コンデンサが該第１のバイポーラプルアップ用ト
ランジスタの該ベースを第一の所定の電圧より上に昇圧
させることが可能な該第１のインバータ内に設けられた
抵抗路とから成る改良である、駆動回路。
タ電圧を第二の所定の電圧より上に上昇させるように、
該寄生コンデンサが該第１のバイポーラプルアップ用ト
ランジスタの該ベースを第一の所定の電圧より上に昇圧
させることが可能な該第１のインバータ内に設けられた
抵抗路とから成る改良である、駆動回路。
くその他の開示事項〉
上記の説明に付は加えて、更に以下の各項を開示する。
（１）＄１のバイポーラプルアップ用トランジスタのベ
ースとエミッタの間の寄生容量を含む、第１のバイポー
ラトランジスタに接続された第１のインバータを含むタ
イプの改良された駆動回路において、 第２のバイポーラプルアップ用トランジスタを第一のバ
イポーラプルアップ用トランジスタのベースに接続し、 （２）該バイポーラプルアップ用トランジスタでダーリ
ントン回路を形成するよう、該第２のバイポーラプルア
ップ用トランジスタを該第１のバイポーラプルアップ用
トランジスタに接続する。付記第１項記載の駆動回路。
ースとエミッタの間の寄生容量を含む、第１のバイポー
ラトランジスタに接続された第１のインバータを含むタ
イプの改良された駆動回路において、 第２のバイポーラプルアップ用トランジスタを第一のバ
イポーラプルアップ用トランジスタのベースに接続し、 （２）該バイポーラプルアップ用トランジスタでダーリ
ントン回路を形成するよう、該第２のバイポーラプルア
ップ用トランジスタを該第１のバイポーラプルアップ用
トランジスタに接続する。付記第１項記載の駆動回路。
（３）該第１のインバータがＣＭＯＳインバータである
、改良された駆動回路。
、改良された駆動回路。
（０該第２のバイポーラプルアップ用トランジスタのベ
ースに接続された第２のインバータから更に成る、付記
第１項記載の駆動回路。
ースに接続された第２のインバータから更に成る、付記
第１項記載の駆動回路。
（５）該第２のインバータがＣＭＯＳインバータである
１、付記第４項記載の駆動回路。
１、付記第４項記載の駆動回路。
（８）該第１のバイポーラプルアップ用トランジスタの
該エミッタに接続された電圧プルダウン用回路を更に含
む、付記第１項記載の改良された駆動回路。
該エミッタに接続された電圧プルダウン用回路を更に含
む、付記第１項記載の改良された駆動回路。
（７）第２のバイポーラプルアップ用トランジスタのベ
ースは、ＯＲゲート、 ＮＯＲゲート、ＡＮＤゲート、
ＮＡＮＯゲート並びにそれらの組合せから成る群から選
ばれた論理ゲートを含む回路に接続されている、付記第
１項記載の改良された駆動回路。
ースは、ＯＲゲート、 ＮＯＲゲート、ＡＮＤゲート、
ＮＡＮＯゲート並びにそれらの組合せから成る群から選
ばれた論理ゲートを含む回路に接続されている、付記第
１項記載の改良された駆動回路。
（８）第１のバイポーラプルアップ用トランジスタに接
続された第１のインバータを含むタイプの改良された駆
動回路にして。
続された第１のインバータを含むタイプの改良された駆
動回路にして。
その改良は。
該第２のバイポーラプルアップ用トランジスタを該第１
のバイポーラプルアップ用トランジスタのベースに接続
し、 コンデンサ回路を該第１のバイポーラプルアップ用トラ
ンジスタベースとエミッタ間に接続し、該第１のバイポ
ーラプルアップ用トランジスタのエミッタ電圧を第二の
所定の電圧以上に上昇させるよう、該第１のバイポーラ
プルアップ用トランジスタの該ベースを第一の所定の電
圧以上に昇圧せしめることのできる抵抗路を該第１のイ
ンバータ内部に具えることから成る、改良された駆動回
路。
のバイポーラプルアップ用トランジスタのベースに接続
し、 コンデンサ回路を該第１のバイポーラプルアップ用トラ
ンジスタベースとエミッタ間に接続し、該第１のバイポ
ーラプルアップ用トランジスタのエミッタ電圧を第二の
所定の電圧以上に上昇させるよう、該第１のバイポーラ
プルアップ用トランジスタの該ベースを第一の所定の電
圧以上に昇圧せしめることのできる抵抗路を該第１のイ
ンバータ内部に具えることから成る、改良された駆動回
路。
（８）該第１のインバータはＣＭＯＳインバータである
、付記第８項記載の駆動回路。
、付記第８項記載の駆動回路。
（１０）該第２のバイポーラトランジスタは、二個の該
バイポーラトランジスタでダーリントン回路を形成する
よう、該第１のバイポーラトランジスタに接続されてい
る、付記第９項記載の駆動回路。
バイポーラトランジスタでダーリントン回路を形成する
よう、該第１のバイポーラトランジスタに接続されてい
る、付記第９項記載の駆動回路。
（目）第２のインバータは該第２のバイポーラプルアッ
プ用トランジスタのベースに接続されている。付記第８
項記載の駆動回路。
プ用トランジスタのベースに接続されている。付記第８
項記載の駆動回路。
（１２）該コンデンサ回路は、
第１の電極が該第１のバイポーラプルアップ用トランジ
スタの該ベースに接続されている、第１と第２の電極を
含む第２のコンデンサと、該第１のコンデンサの該第２
の電極と該第１のバイポーラプルアップ用トランジスタ
の該エミッタに、且つその両者の間に接続されている抵
抗と、 該抵抗と該第２のコンデンサの該第２の電極とに接続さ
れている第２のコンデンサと、を含む、付記第８項記載
の改良された駆動回路。
スタの該ベースに接続されている、第１と第２の電極を
含む第２のコンデンサと、該第１のコンデンサの該第２
の電極と該第１のバイポーラプルアップ用トランジスタ
の該エミッタに、且つその両者の間に接続されている抵
抗と、 該抵抗と該第２のコンデンサの該第２の電極とに接続さ
れている第２のコンデンサと、を含む、付記第８項記載
の改良された駆動回路。
（１３）第１のバイポーラプルアップ用トランジスタの
エミッタに接続されているプルダウン用回路を更に含む
、付記第８項記載の改良された駆動回路。
エミッタに接続されているプルダウン用回路を更に含む
、付記第８項記載の改良された駆動回路。
（１０該コンデンサ回路が、
第１の電極が該第１のバイポーラプルアップ用トランジ
スタの該ベースに接続されている。第１と第２の電極を
含む、第１のコンデンサと、直列に接続された一対のイ
ンバータと。
スタの該ベースに接続されている。第１と第２の電極を
含む、第１のコンデンサと、直列に接続された一対のイ
ンバータと。
を含み、該一対のインバータは該第１のコンデンサの該
第２の電極と該第１のバイポーラプルアップ用トランジ
スタの該エミッタに、且つその両者の間に接続されてい
る、付記第８項記載の改良された駆動回路。
第２の電極と該第１のバイポーラプルアップ用トランジ
スタの該エミッタに、且つその両者の間に接続されてい
る、付記第８項記載の改良された駆動回路。
（１５）該第二のバイポーラプルアップ用トランジスタ
の該ベースが、 ＯＲゲート、 ＮＯＲゲート、ＡＮＤ
ゲート、ＨＡＮＤゲート並びにそれらの組合せから成る
群から選ばれた論理ゲートを含む回路に接続されている
、付記第８項記載の改良された駆動回路。
の該ベースが、 ＯＲゲート、 ＮＯＲゲート、ＡＮＤ
ゲート、ＨＡＮＤゲート並びにそれらの組合せから成る
群から選ばれた論理ゲートを含む回路に接続されている
、付記第８項記載の改良された駆動回路。
（１６） 第１のバイポーラプルアップ用トランジス
タのエミッタに接続されているプルダウン用回路を更に
含む、付記第１１項記載の改良された駆動回路。
タのエミッタに接続されているプルダウン用回路を更に
含む、付記第１１項記載の改良された駆動回路。
（１７）第１のインバータと。
該第１のインバータの出力端に接続された第１のバイポ
ーラトランジスタと、 該第１のバイポーラトランジスタのベースに接続された
第２のバイポーラトランジスタと、該第２のバイポーラ
トランジスタのベースに接続された第２のインバータと
。
ーラトランジスタと、 該第１のバイポーラトランジスタのベースに接続された
第２のバイポーラトランジスタと、該第２のバイポーラ
トランジスタのベースに接続された第２のインバータと
。
該第１のバイポーラトランジスタの出力端に接続された
電圧プルダウン手段と、 から成る駆動回路。
電圧プルダウン手段と、 から成る駆動回路。
第１図は、従来技術の双ＣＭＯＳドライバ回路を示す回
路図である。 第２図は、第１図に示す従来技術の双ＣＭＯＳドライバ
回路の、主要／−ドの電圧を示すタイミング図である。 第３図は１本発明の第１の実施例を示す回路図である。 第４図は、第３図に示す本発明の第１の実施例の主要ノ
ードの電圧を示すタイミング図である。 第５図は、本発明の第２の実施例を示す回路図である。 第６図は、第５図に示す本発明の第２の実施例の主要ノ
ードの電圧を示すタイミング図である。 第７図は、本発明の第３の実施例を示す回路図である。 第８図は、第７図に示す本発明の第３の実施例の主要ノ
ードの電圧を示すタイミング図である。 第９図は、本発明の第４の実施例を示す回路図である。 図中、参照番号は次の通りである。 ２゜ １８、、、、ＧＮＯＳイ ンバータ ！０．２２．、、バイポーラプルアップ用トランジスタ
１２、１４．、、、寄生コンデンサ １Ｇ、、、、、、、、ＰＭＯ９）ランジスタ２Ｂ、２Ｂ
、、、、コンデンサ ３０、、、、、、、、抵抗
路図である。 第２図は、第１図に示す従来技術の双ＣＭＯＳドライバ
回路の、主要／−ドの電圧を示すタイミング図である。 第３図は１本発明の第１の実施例を示す回路図である。 第４図は、第３図に示す本発明の第１の実施例の主要ノ
ードの電圧を示すタイミング図である。 第５図は、本発明の第２の実施例を示す回路図である。 第６図は、第５図に示す本発明の第２の実施例の主要ノ
ードの電圧を示すタイミング図である。 第７図は、本発明の第３の実施例を示す回路図である。 第８図は、第７図に示す本発明の第３の実施例の主要ノ
ードの電圧を示すタイミング図である。 第９図は、本発明の第４の実施例を示す回路図である。 図中、参照番号は次の通りである。 ２゜ １８、、、、ＧＮＯＳイ ンバータ ！０．２２．、、バイポーラプルアップ用トランジスタ
１２、１４．、、、寄生コンデンサ １Ｇ、、、、、、、、ＰＭＯ９）ランジスタ２Ｂ、２Ｂ
、、、、コンデンサ ３０、、、、、、、、抵抗
Claims (1)
- 【特許請求の範囲】 第１のインバータと、 第１のインバータの出力端に接続された第１のバイポー
ラトランジスタと、 第１のバイポーラトランジスタのベースに接続された第
２のバイポーラトランジスタと、 第２のバイポーラトランジスタのベースに接続され、且
つその入力端が第１のインバータの入力端に接続された
第２のインバータと、 第１のバイポーラトランジスタの出力端に接続された電
圧プルダウン手段とから成る双ＣＭＯＳによるドライバ
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/158,004 US4794280A (en) | 1988-02-16 | 1988-02-16 | Darlington bicmos driver circuit |
| US158,004 | 1988-02-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0220917A true JPH0220917A (ja) | 1990-01-24 |
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Family
ID=22566285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1037324A Expired - Fee Related JP2997476B2 (ja) | 1988-02-16 | 1989-02-16 | ＢｉＣＭＯＳによるドライバ回路 |
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| Country | Link |
|---|---|
| US (1) | US4794280A (ja) |
| JP (1) | JP2997476B2 (ja) |
| KR (1) | KR970006874B1 (ja) |
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| JPH06318863A (ja) * | 1993-02-26 | 1994-11-15 | Nec Corp | ＢｉＣＭＯＳ論理回路 |
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| US5255240A (en) * | 1991-06-13 | 1993-10-19 | International Business Machines Corporation | One stage word line decoder/driver with speed-up Darlington drive and adjustable pull down |
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| EP0058958B1 (en) * | 1981-02-25 | 1986-10-29 | Kabushiki Kaisha Toshiba | Complementary mosfet logic circuit |
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-
1988
- 1988-02-16 US US07/158,004 patent/US4794280A/en not_active Expired - Lifetime
-
1989
- 1989-02-15 KR KR1019890001720A patent/KR970006874B1/ko not_active Expired - Fee Related
- 1989-02-16 JP JP1037324A patent/JP2997476B2/ja not_active Expired - Fee Related
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Also Published As
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|---|---|
| KR970006874B1 (ko) | 1997-04-30 |
| KR890013893A (ko) | 1989-09-26 |
| JP2997476B2 (ja) | 2000-01-11 |
| US4794280A (en) | 1988-12-27 |
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