JPH0399565A - ディジタル・インタフェース冗長構成方法 - Google Patents
ディジタル・インタフェース冗長構成方法Info
- Publication number
- JPH0399565A JPH0399565A JP23565689A JP23565689A JPH0399565A JP H0399565 A JPH0399565 A JP H0399565A JP 23565689 A JP23565689 A JP 23565689A JP 23565689 A JP23565689 A JP 23565689A JP H0399565 A JPH0399565 A JP H0399565A
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- JP
- Japan
- Prior art keywords
- digital interface
- switching
- common control
- dic
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- Prior art date
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- Pending
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- Monitoring And Testing Of Exchanges (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、時分割交換機のディジタル・インタフェース
冗長構成方法に関わり、特に高信頼性の要求されるまた
大容凰の時分割交換機に適したディジタル・インタフェ
ース冗長構成方法に関する。
冗長構成方法に関わり、特に高信頼性の要求されるまた
大容凰の時分割交換機に適したディジタル・インタフェ
ース冗長構成方法に関する。
従来の装置は、予備ディジタル・インタフェース回路の
出力切替手段が分離された別パッケージに実装され２重
化されていなかった。また、ライン信号等の制御情報は
、ディジタル・インタフェース回路内に格納されていた
。１つの共通制御部に対して１つの予備ディジタル・イ
ンタフェースしか適用できないようになっていた。
出力切替手段が分離された別パッケージに実装され２重
化されていなかった。また、ライン信号等の制御情報は
、ディジタル・インタフェース回路内に格納されていた
。１つの共通制御部に対して１つの予備ディジタル・イ
ンタフェースしか適用できないようになっていた。
上記従来技術は、予備ディジタル・インタフェース回路
の出力切替手段を分離された別パッケージに実装してい
るため、バードウエフが増大する問題があった。また、
出力切替回路は２重化されていないため信頼性の面でも
問題があった。さらに、ソフトウェア的にもディジタル
・インタフェースの制御情報の格納位置は該ディジタル
・インタフェース部にあるため切替後のアクセスについ
てはソフトウェア的に意識する必要はないが、切替前の
ライン信号等の制御情報を予備のディジタル・インタフ
ェースに転送する必要があった。また、共通制御部に対
して、１つの予備ディジタル・インタフェースが必要で
あり、大容量の交換機においてはハードウェアが増大す
る問題があった。
の出力切替手段を分離された別パッケージに実装してい
るため、バードウエフが増大する問題があった。また、
出力切替回路は２重化されていないため信頼性の面でも
問題があった。さらに、ソフトウェア的にもディジタル
・インタフェースの制御情報の格納位置は該ディジタル
・インタフェース部にあるため切替後のアクセスについ
てはソフトウェア的に意識する必要はないが、切替前の
ライン信号等の制御情報を予備のディジタル・インタフ
ェースに転送する必要があった。また、共通制御部に対
して、１つの予備ディジタル・インタフェースが必要で
あり、大容量の交換機においてはハードウェアが増大す
る問題があった。
本発明の目的は、大容量交換機においてもノＡ−ドウエ
アの増大を防止し、ソフトウェア的にも予備切替時の処
理を簡略化することにある。
アの増大を防止し、ソフトウェア的にも予備切替時の処
理を簡略化することにある。
上記ハードウェアの増大を防止するために、伝送路を予
備ディジタル・インタフェースに引込むための出力切替
回路を共通制御部に実装したものである。また、共通制
御部は２重化されており、出力切替回路も同時に２重化
される。また、切替前の障害ディジタル・インタフェー
スから予備ディジタル・インタフェースへの制御信号の
転送を省略するために、ライン信号等の制御情報を共通
制御部に実装したものである。また、２重化された１組
の共通制御部に対し１つの予備ディジタル・インタフェ
ースしか接ネ売できなかったが、予４ｉｆｆディジタル
・インタフェースを制御するための専用制御線を共通制
御部からトライステート素子を使用して接続することに
より、複数の共通制御部から１つの予備ディジタル・イ
ンタフェースを制御できるようにしたものである。
備ディジタル・インタフェースに引込むための出力切替
回路を共通制御部に実装したものである。また、共通制
御部は２重化されており、出力切替回路も同時に２重化
される。また、切替前の障害ディジタル・インタフェー
スから予備ディジタル・インタフェースへの制御信号の
転送を省略するために、ライン信号等の制御情報を共通
制御部に実装したものである。また、２重化された１組
の共通制御部に対し１つの予備ディジタル・インタフェ
ースしか接ネ売できなかったが、予４ｉｆｆディジタル
・インタフェースを制御するための専用制御線を共通制
御部からトライステート素子を使用して接続することに
より、複数の共通制御部から１つの予備ディジタル・イ
ンタフェースを制御できるようにしたものである。
２重化された共通制御部に実装された出力切替回路、及
び予備ディジタル・インタフェースを制御する予測回路
制御線専用線は、アクト系の共通制御部のみ有効になる
ようになっている。すなわち、スタンバイ系の共通制御
部のトライステー１〜素子の出力ゲートのイネーブルを
０ＦＦＬ、ているのみで予備切替のオーダは設定されて
いる。
び予備ディジタル・インタフェースを制御する予測回路
制御線専用線は、アクト系の共通制御部のみ有効になる
ようになっている。すなわち、スタンバイ系の共通制御
部のトライステー１〜素子の出力ゲートのイネーブルを
０ＦＦＬ、ているのみで予備切替のオーダは設定されて
いる。
そのため、共通制御部のＡＣＴ／ＳＢＹの系切替が起っ
ても、トライステート素子のイネーブルが切変るだけで
動作上問題はない、同様に複数の共通制御部が予備ディ
ジタル・インタフェースを制御する場合もトライステー
ト素子のイネーブルの０Ｎ１０ＦＦにより、いずれの共
通制御部が制御するかが決まり、動作上問題はない。
ても、トライステート素子のイネーブルが切変るだけで
動作上問題はない、同様に複数の共通制御部が予備ディ
ジタル・インタフェースを制御する場合もトライステー
ト素子のイネーブルの０Ｎ１０ＦＦにより、いずれの共
通制御部が制御するかが決まり、動作上問題はない。
また、予備ディジタル・インタフェースが切替る時のア
ドレスについても、共通制御部に対する予備切替オーダ
により、トライステート素子経由で設定され、切替前／
後でソフトウェアでアドレスの変化を意識する必要はな
い。
ドレスについても、共通制御部に対する予備切替オーダ
により、トライステート素子経由で設定され、切替前／
後でソフトウェアでアドレスの変化を意識する必要はな
い。
共通制御部にディジタル・インタフェース制御情報を格
納することにより、通常でもたれ流し方式で情報の授受
を行っているため、予備切替後もたれ流している相手が
変わるのみで動作上問題ない。
納することにより、通常でもたれ流し方式で情報の授受
を行っているため、予備切替後もたれ流している相手が
変わるのみで動作上問題ない。
また予備切替された障害ディジタル・インタフェースの
伝送路は、共通制御部からの切替信号によりリレーを動
作させ、断させるため、２重接続の誤動作を防止する。
伝送路は、共通制御部からの切替信号によりリレーを動
作させ、断させるため、２重接続の誤動作を防止する。
ディジタル・インタフェースから共通制御部にたれ流し
で送られるスキャン信号については、上記共通制御部か
らの切替信号により、予備切替後は無効にされ、予備デ
ィジタル・インタフェース側のスキャン信号が有効にな
るため問題はない。
で送られるスキャン信号については、上記共通制御部か
らの切替信号により、予備切替後は無効にされ、予備デ
ィジタル・インタフェース側のスキャン信号が有効にな
るため問題はない。
〔実施例〕
以下、本発明の一実施例を第１図、第２図により説明す
る。第２図はシステム構成図であり、４つのディジタル
・インタフェース２０〜２３（以下ＤＩＣ）が共通制御
部３に収容される。またＤＩＣを含めた複数の共通制御
部がディジタル・インタフェース装置（ＤＴＩＥ、）１
３に収容される。予つｍＤＩＣＩはＤＴＩＥに１つ搭載
される。６は伝送路を予備ＤＩＣに引込むための出力切
替回路、１４はディジタル・スイッチ、１５は中央制御
部である。
る。第２図はシステム構成図であり、４つのディジタル
・インタフェース２０〜２３（以下ＤＩＣ）が共通制御
部３に収容される。またＤＩＣを含めた複数の共通制御
部がディジタル・インタフェース装置（ＤＴＩＥ、）１
３に収容される。予つｍＤＩＣＩはＤＴＩＥに１つ搭載
される。６は伝送路を予備ＤＩＣに引込むための出力切
替回路、１４はディジタル・スイッチ、１５は中央制御
部である。
第１図は、詳細構成図であり、伝送路３０〜３３は、共
通制御部３内の出力切替回路６にも接続されている。４
０〜４３は予備切替時の予備ＤＩＣとの２重接続を防止
するためのリレー、 ５０〜５４は、バイポーラ／ユニ
ポーラ変換、フレーマ等、ディジタル・インタフェース
機能部。予備ＤＩＣ下りハイウェイ７は、下りハイウェ
イセレクタ１２により、下りハイウェイ６０〜６３から
選択される。予４１ｉＩＤＩＣ上リハイウェア白は、上
りハイウェイセレクタ８０〜８３により、いずれかの上
りハイウェイに切替えられる。１０〜１１はトライステ
ート素子であり、予備ＤＩＣ切替制御回路５により、予
備ＤＩＣ切替アクトでかつ２重化のアクト系のみイネー
ブルが有効となる。４は制御情報格納回路、９は予備Ｄ
ｒｃ専用制御線でライン信号等分配する。１６は予備Ｄ
ＩＣ以外の共通制御部３毎にあるＤＩＣの制御線、１７
はハイウェイ４本のうちどのハイウェイに接続するかの
情報を予備ＤＩＣに伝えるための信号線、１８は予備Ｄ
ＩＣから共通制御部に送出するスキャン情報等の信号線
、１９は一般ＤＩＣのスキャン情報等の信号線である。
通制御部３内の出力切替回路６にも接続されている。４
０〜４３は予備切替時の予備ＤＩＣとの２重接続を防止
するためのリレー、 ５０〜５４は、バイポーラ／ユニ
ポーラ変換、フレーマ等、ディジタル・インタフェース
機能部。予備ＤＩＣ下りハイウェイ７は、下りハイウェ
イセレクタ１２により、下りハイウェイ６０〜６３から
選択される。予４１ｉＩＤＩＣ上リハイウェア白は、上
りハイウェイセレクタ８０〜８３により、いずれかの上
りハイウェイに切替えられる。１０〜１１はトライステ
ート素子であり、予備ＤＩＣ切替制御回路５により、予
備ＤＩＣ切替アクトでかつ２重化のアクト系のみイネー
ブルが有効となる。４は制御情報格納回路、９は予備Ｄ
ｒｃ専用制御線でライン信号等分配する。１６は予備Ｄ
ＩＣ以外の共通制御部３毎にあるＤＩＣの制御線、１７
はハイウェイ４本のうちどのハイウェイに接続するかの
情報を予備ＤＩＣに伝えるための信号線、１８は予備Ｄ
ＩＣから共通制御部に送出するスキャン情報等の信号線
、１９は一般ＤＩＣのスキャン情報等の信号線である。
ＤＩＣ２０が予備ＤＩＣＩに切替られる例について以下
説明する０通常は、出力切替回路６は動作していないた
め、伝送路３０はＤＩＣ２０にのみ接続され、ディジタ
ル・スイッチ１４（以下ＳＷ部）に。
説明する０通常は、出力切替回路６は動作していないた
め、伝送路３０はＤＩＣ２０にのみ接続され、ディジタ
ル・スイッチ１４（以下ＳＷ部）に。
下りハイウェイ６０及び上りハイウェイ７０は、共通制
御部３を経由して接続される。
御部３を経由して接続される。
ＤＩＣ２０に対するライン信号等の制御信号は。
中央制御部１５（以下ｃｐ部）からＳＷ部１４経出で。
制御情報格納回路４（以下ＣＴＬＭ）に蓄積される。そ
の制御情報は時分割多重的にＣＴＬＭ４から読み出され
、一般ＤＩＣ制御ｆｉ１６経由ＤＩＣ２０〜２３にたれ
流し方式で送出される。伝送路３０より受信したライン
信号は、ＤＩＣ２０で分離され、スキャン情報ｆｉ１９
により、ＤＴＬＭ４に格納される。
の制御情報は時分割多重的にＣＴＬＭ４から読み出され
、一般ＤＩＣ制御ｆｉ１６経由ＤＩＣ２０〜２３にたれ
流し方式で送出される。伝送路３０より受信したライン
信号は、ＤＩＣ２０で分離され、スキャン情報ｆｉ１９
により、ＤＴＬＭ４に格納される。
このスキャン情報も時分割多重的に読み出され、ＳＷ部
１４経由ｃｐ部１５に転送される。次にＤＩＣ２０が障
害検出した場合で自局の障害であると認識された場合、
（対局警報等を除＜＞ ｃｐ部１５はＳＷ部１４経由、
共通制御部３に対し予備切替オーダを送出する。（オー
ダの例は予備切替アクト、ＤＩＣＮ○０とすると１００
． Ｄ Ｉ ＣＮＯ３の場合は１１１となる） 共通制御部３が前記予備切替オーダを受信すると予備切
替回路５により、上りハイウェイセレクタ８０は予備Ｄ
ＩＣ上りハイウェイ８を選択し、下りハイウェイセレク
タ１２は下りハイウェイ６０を選択し、トライステート
ゲート１０はＯＮする信号が出力される。また同時に出
力切替回路６内のリレーが動作し、伝送路３０を予備Ｄ
ＩＣＩに引込む。
１４経由ｃｐ部１５に転送される。次にＤＩＣ２０が障
害検出した場合で自局の障害であると認識された場合、
（対局警報等を除＜＞ ｃｐ部１５はＳＷ部１４経由、
共通制御部３に対し予備切替オーダを送出する。（オー
ダの例は予備切替アクト、ＤＩＣＮ○０とすると１００
． Ｄ Ｉ ＣＮＯ３の場合は１１１となる） 共通制御部３が前記予備切替オーダを受信すると予備切
替回路５により、上りハイウェイセレクタ８０は予備Ｄ
ＩＣ上りハイウェイ８を選択し、下りハイウェイセレク
タ１２は下りハイウェイ６０を選択し、トライステート
ゲート１０はＯＮする信号が出力される。また同時に出
力切替回路６内のリレーが動作し、伝送路３０を予備Ｄ
ＩＣＩに引込む。
さらにＤＩＣ２０内（７）ＩＪＬ／−４０はＯＦＦされ
る。
る。
ＤＩＣ２０に対する制御情報は、ＣＴＬＭ４から読出さ
れるが、トライステート素子１１がＯＮして。
れるが、トライステート素子１１がＯＮして。
予備ＤＩＣＩに送出される。予備ＤＩＣＩは信号線１７
経由予備切替回路５によりＤＩＣ２０〜２３のどのＤＩ
Ｃに置き替えるかを知る。
経由予備切替回路５によりＤＩＣ２０〜２３のどのＤＩ
Ｃに置き替えるかを知る。
予備ＤＩＣＩからのスキャン情報は、トライステートゲ
ート９０がＯＮすることにより、ＣＴＬＭ４内に格納さ
れる。このときＤＩＣ２０からのスキャン情報は、リレ
ー４０断と同時にＤＩＣ２０のすべての出力側ゲートを
ＯＦＦさせるため、スキャン情報線１９には多重されな
い。
ート９０がＯＮすることにより、ＣＴＬＭ４内に格納さ
れる。このときＤＩＣ２０からのスキャン情報は、リレ
ー４０断と同時にＤＩＣ２０のすべての出力側ゲートを
ＯＦＦさせるため、スキャン情報線１９には多重されな
い。
以上述べたように予備切替が起っても、０２部１５のソ
フトウェアは、予備ＤＩＣに切替えたことのみ認識する
のみで、ＤＩＣ２０を制御し続けることで予備切替前後
を意識することなく予備ＤＩＣ１を制御できる。
フトウェアは、予備ＤＩＣに切替えたことのみ認識する
のみで、ＤＩＣ２０を制御し続けることで予備切替前後
を意識することなく予備ＤＩＣ１を制御できる。
また、ドライステートゲ−１−１０，１１，９０のイネ
ーブルは、予備切替アクトの条件と、２重化された共通
制御部３のＡＣＴ／ＳＢＹの条件がＡＮＤされており、
共通制御部側の系切替が起った場合も問題なく動作する
。さらに、共通制御部３が複数ある場合も、（ＤＴＩＥ
１３内に複数の共通制御部３がある場合）同様に動作す
ることは明らかである。
ーブルは、予備切替アクトの条件と、２重化された共通
制御部３のＡＣＴ／ＳＢＹの条件がＡＮＤされており、
共通制御部側の系切替が起った場合も問題なく動作する
。さらに、共通制御部３が複数ある場合も、（ＤＴＩＥ
１３内に複数の共通制御部３がある場合）同様に動作す
ることは明らかである。
本実施例によれば、予備切替回路をすべて共通制御部に
収容したため、ハードウェアの増大を防ぐことかでき、
かつ２重化することができたため信頼性が向上した。ま
た、ＤＩＣの制御情報を共通制御部にもつことで、切替
前のＤＩＣから切替後のＤＩＣへ制御情報転送する必要
がなく、ソフトウェアの処理を簡略化することが可能で
ある。
収容したため、ハードウェアの増大を防ぐことかでき、
かつ２重化することができたため信頼性が向上した。ま
た、ＤＩＣの制御情報を共通制御部にもつことで、切替
前のＤＩＣから切替後のＤＩＣへ制御情報転送する必要
がなく、ソフトウェアの処理を簡略化することが可能で
ある。
本発明は、以上説明したように植成されているので以下
に記載されるような効果を奏する。
に記載されるような効果を奏する。
出力切替回路を共通制御部内に収納することにより、ハ
ードウェア量を小さくすることができるまた、ディジタ
ル・インタフェースの制御情報を共通制御部に収容する
ことにより、ソフト・インタフェースの変更はもとより
予備切替時のソフトウェアによる情報転送（障害ディジ
タル・インタフェースのライン信号情報を予備ディジタ
ル・インタフェースに転送する）の必要がなく、ラフ１
〜ウエアの処理を軽減できる。また、出力切替回路を含
めた予備切替回路が２重化された共通制御部に集約され
ているため、高い信頼性が期待できる。
ードウェア量を小さくすることができるまた、ディジタ
ル・インタフェースの制御情報を共通制御部に収容する
ことにより、ソフト・インタフェースの変更はもとより
予備切替時のソフトウェアによる情報転送（障害ディジ
タル・インタフェースのライン信号情報を予備ディジタ
ル・インタフェースに転送する）の必要がなく、ラフ１
〜ウエアの処理を軽減できる。また、出力切替回路を含
めた予備切替回路が２重化された共通制御部に集約され
ているため、高い信頼性が期待できる。
また、複数の共通制御部に対し１つの予備ディジタル・
インタフェースを設置することにより、ハードウェアの
コンパクト化が図れ、大容量の交換機にも適用できる。
インタフェースを設置することにより、ハードウェアの
コンパクト化が図れ、大容量の交換機にも適用できる。
図面の面ｆｌｉな１悦明
第１図は本発明の一実施例の詳細桶成図、第２図は本発
明のシステム構成図である。
明のシステム構成図である。
１・・・予備ＤＩＣ１２・・ＤＩＣグループ、３・・共
通制御部、 ４・・ＤＩＣ制御情報格納回路、 ５・・・予備切替回路、 ６・・・出力切替回路。
通制御部、 ４・・ＤＩＣ制御情報格納回路、 ５・・・予備切替回路、 ６・・・出力切替回路。
拓
圀
／
Claims (1)
- １、時分割交換機の予備を含む各ディジタル・インタフ
ェース回路の時分割スイッチからの入力経路を切替える
入力切替手段と、各出力端と各ディジタル・インタフェ
ース回路の出力の接続を切替える出力切替手段と、上記
入力切替手段及び出力切替手段の制御機能と各ディジタ
ル・インタフェースの障害発生を検知する機能を有した
制御手段を備えることによってディジタル・インタフェ
ース回路の１つに障害が発生した時に当該ディジタル・
インタフェース回路を予備ディジタル・インタフェース
回路へ切替え、切替え後も切替え前に該障害ディジタル
・インタフェースへアクセスしていた制御アドレスと同
じ制御アドレスで切替えられた予備ディジタル・インタ
フェース回路へアクセスできるようなアドレス変換回路
を有するディジタル・インタフェース冗長化構成方法に
おいて、複数のディジタル・インタフェース回路を制御
する共通制御装置から、予備のディジタル・インタフェ
ース回路を制御するための専用制御線を設け、また、該
予備ディジタル・インタフェース制御用専用制御線の出
力ゲートをトライステート素子にすることにより、複数
の共通制御装置から予備ディジタル・インタフェースを
制御できるようにしたことを特徴とするディジタル・イ
ンタフェース冗長構成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23565689A JPH0399565A (ja) | 1989-09-13 | 1989-09-13 | ディジタル・インタフェース冗長構成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23565689A JPH0399565A (ja) | 1989-09-13 | 1989-09-13 | ディジタル・インタフェース冗長構成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0399565A true JPH0399565A (ja) | 1991-04-24 |
Family
ID=16989248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23565689A Pending JPH0399565A (ja) | 1989-09-13 | 1989-09-13 | ディジタル・インタフェース冗長構成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0399565A (ja) |
-
1989
- 1989-09-13 JP JP23565689A patent/JPH0399565A/ja active Pending
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