JPH03104366A - 予備系通話路折り返し試験方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 通話路が熱予備型に二重化されたデジタル交換機におけ
る予備系通話路の折り返し試験方式に関し、 予備系通話路の障害発生の有無を速やかに認識できる予
備系通話路の折り返し試験方式を実現することを目的と
し、 熱予備型に二重化されたデジタル交換機の予備系通話路
折り返し試験方式において、 デジタル交換機のネットワークと回線間に設けられるハ
イ−ウェイインターフエイス内の分離回路と多重化回路
の間に折り返し手段を設け、該ネットワークを介して回
線側と制御信号のやりとりを行うコールプロセッサは予
備系の該ノ＼イウエイインターフェイスに折り返し指令
を送出し、該折り返し手段により折り返し接続経路を形
威させ、該コールプロセッサから送出されるテストデー
タを予備系の該ネットワークを介して折り返し、受信し
たデータと８亥コーノレフ゜ロセッサ内の言亥テストデ
ータと照合することにより該予備系通話路の良否を判定
するようにしたことを特徴とする。

〔産業上の利用分野〕

本発明は、通話路が熱予備型に二重化されたデジタル交
換機における予備系通話路の折り返し試験方式に関する
ものである。

通例、交換機の二重化は交換機の制御装置，通話路装置
系を二重化とし、通信回線に対しては、これら系の間で
切り替え接続されるようになっている。基本的には現用
系が交換動作を行っている間、予備系は定期的に試験さ
れている。また、常時切り替え可能な熱予備構或を採っ
ているため、現用系と予備系を定期的に切り替えること
も行われている。そして、予備系に障害が発生した場合
には、運用システムが現用系から予備系へ切り替えられ
ないように制御している。

以上のようにして、システム全体としての信頼性向上を
図っている。

ところが、この試験方式においては複数の通話路の各々
を順次周期的に試験していくため、一つ一つの通話路試
験に長い時間がかかり各々の通話路の無試験状態が時間
的に長くなり、障害発生時にこの認識が遅れてしまう。

最悪の場合には、障害発生の判断の遅れ、障害発生を検
出できず、この間に現用系にも障害が発生する場合、現
用系から予備系へ運用システムを切り替えてしまう可能
性がある。このようなことは、現用系と予備系の間の切
り替え動作が無駄に行われるとともに、現用系の有効な
回線をも切断してしまうことにもなりかねない。このた
め予備系通話路の障害発生の有無を速やかに認識し、い
ち早く復旧するとともに予備系に障害が発生した場合に
は、例え現用系に障害が発生したとしても運用システム
を切り替えないようにする必要がある。

〔従来の技術〕

第８図は、本発明の対象となるネノトワークシステムの
一例の全体構戒図であり、＃０は現用系、＃１は予備系
を示す。以下、同図を参照しながらその構或及び動作に
ついて説明する。

第８図において、加入者回路（ＬＣ）２０２は一般にＢ
ＯＲＳＣＲＴ機能として知られる電流供給機能（Ｂａｔ
ｔｅｒｙ　　ｆｅｅｄ）　，過電圧保護機能（Ｏｖｅｒ
ｖｏｌｔａｇｅ　　ｐｒｏｔｅｃｔｉｏｎ）　，呼出信
号送出機能（Ｒｉｎｇｉｎｇ）　．監視機能（Ｓｕｐｅ
ｒｖｉｓｅ）　，　Ａ／Ｄ変換機能（Ｃｏｄｅｃ）　，
　　２線−４線変換機能（Ｈｙｂｒｉｄ　）　．試験引
込機能（　Ｔｅｓｔｉｎｇ）等を有するものである。

熱予備型に二重化されたシステム構或を持つデジタル交
換システムにおいて、この加入者回路２０２は加入者端
末（図示せず）から人力したアナログ通信信号をデジタ
ル信号に変換するとともに、ラインプロセッサ（ＬＰＲ
）２０１からのデジタル制御信号を入力し、これらの信
号をハイウェイインターフェイス（ＨＷＩＦ）００１，
１０１へ出力するものである。

現用系（＃０）において、上記通信信号と制御信号は複
数の加入者端末から各々ハイウェイインターフェイス（
ＨＷＩ　Ｆ）Ｏ　Ｏ　ｌ内で合戒され多重化回路（ＭＰ
Ｘ）００２へ出力され、ここで時分割多重化される．そ
して、時分割多重化された信号はネットワーク（ＮＷ）
　Ｏ　Ｏ　４　＋へ出力される。ネットワーク（ＮＷ）
　０　０　４　Ｉ　は、中央処理装置（ＣＰＵ）０２５
．メインメモリ（ＭＭ）０２６等により構威されるコー
ルプロセッサ（ＣＰＲ）００６＋により呼処理制御が行
われ、同じく中央処理装置（ＣＰＬＩ）０２Ｂ，メイン
メモリ（ＭＭ）０２９，等により構威されるメインプロ
セッサ（ＭＰＲ）０２７により、コールプロセッサ（Ｃ
ＰＲ）００６＋〜００６Ｎ間の通信制御やシステム全体
のメンテナンス管理等が行われる。

予備系（＃１）においても、同様の動作が行われている
。

ネットワーク（ＮＷ）１０４，は第９図に示すような構
或となっている。同図において、上リノ＼イウェイ　（
ＵＨＷ）と下りハイウエイ　（ＤＨＷ）との交換接続を
行う通話路メモリ（ＳＰＭ）１１７．多重化回路（ＭＰ
Ｘ）１　１　５，分離回路（ＤＭＰＸ）１１６，制御メ
モリ　（ＣＭ）１　１　Ｂ，及びコールプロセッサ（Ｃ
ＰＲ）１０６から下りハイウェイＤＨＷへ送出する各種
制御データ等を蓄積する送信信号メモリ（ＳＳＭ）１　
１　９と、上りハイウェイＵＨＷからコールプロセッサ
（ＣＰＲ）１０６に伝達する各種制御データ等を蓄積す
る受信信号メモリ（ＲＳＭ）１２０等により構威されて
いる。上述の現用系（＃０）ネットワーク（ＮＷ）００
４１　も同様の構或を持つ。

このネットワーク（ＮＷ）Ｉ０４＋　内の通話路メモリ
（ＳＰＭ）１１７の交換接続により所定のタイムスロッ
ト間の切り替えが行われ、分離回路（ＤＭＰＸ）１　１
　６に信号は出力され、さらにハイウェイインターフエ
イス（ＨＷＩＦ）１０１内の分離回路（ＤＭＰＸ）へ出
力される。そして現用系（＃０）においては、同信号中
、制御信号は加入者回路（ＬＣ）２０２を介してライン
プロセッサ（ＬＰＲ）に送信され、通信信号は加入者回
路（ＬＣ）２０２を介して加入者端末へ送信される。そ
して加入者回路（ＬＣ）２０２に送信された通信信号は
さらに加入者端末へ送信される。

第１０図はハイウェイインターフェイス（ＨＷ　ＩＦ）
１０１とネットワーク（ＮＷ）１０４内の多重化回路（
ＭＰＸ）１０２の接続関係を示す図であり、本例におい
て、１フレームは３２タイムスロット（ＴＳ）であり、
■タイムスロットは８ビット構戒である。ハイウェイ（
ＨＷ）Ｏ〜２７は加入者端末間の通信を主目的とし、残
りの４回線（｝！Ｗ２８〜３１）はコールプロセッサ（
ＣＰＲ）工０６からの制御信号等を送信することを主目
的としている。本例においては、このうちのハイウエイ
２９　（ＨＷ２９）を試験用に割り当てるものである。

また、１フレームのうちＯ〜７タイムスロット（ＴＳ）
はスイッチングの変更，呼処理信号等の制御信号の送受
信用、８〜３１タイムスロフト（ＴＳ）は通信用に割り
当てられており、本例においては、通信用のタイムスロ
ット（ＴＳ）のうち、一例としてタイムスロット８（Ｔ
Ｓ８）を試験用に割り当てるものとする。

第１１図はこの種の従来ある予備系通話路折り返し試験
方式の一例を示す図である。

以下、同図を参照しながら前記通話路折り返し試験方式
について説明する。

第１１図において、ハイウェイインターフェイス（ＨＷ
ＩＦ）１０１、ネットワーク（ＮＷ）１０４、及びコー
ルプロセッサ（ＣＰＲ）１０６は予備系（＃ｌ）のみが
示されており、現用系（＃０）は省略されている。また
同図は加入者回路（ＬＣ）２０２も一組だけ示してあり
、通話路試験の一例を示すものである。図の通話路を試
験する際は、次の手順で行う。

１）送信信号メモリ（ＳＳＭ）１　１　９及び受信信号
メモリ（ＲＳＭ）１２０が、通話路とそれぞれ接続され
るように制御メモリ（ＣＭ）１１８にデータを設定する
。

２）コールプロセッサ（ＣＰＲ）１０６の制御により、
上記タイムス口．冫｝８　（ＴＳ８）に対応した送信信
号メモリ（ＳＳＭ）１１９の領域に試験データが格納さ
れる。

３）送信信号メモリ（ＳＳＭ）１　１　９に格納された
試験データは、以下の経路を流れる。

送信信号メモリ（ＳＳＭ）１１９一多重化回路（ＭＰＸ
）１１５→通話路メモリ（ＳＰＭ）１１７一分離回路（
ＤＭＰＸ）１　１　６−分離回路（ＤＭＰＸ）１０３一
加入者回路（ＬＣ）２０２→ラインプロセッサ（ＬＰＲ
）２０１一加入者回路（ＬＣ）２０２一多重化回路（Ｍ
ＰＸ）１０２一多重化回路（ＭＰＸ）１１５一通話路メ
モリ（ＳＰＭ）１１７−分離回路（ＤＭＰＸ）１　１　
６一受信信号メモリ　　（ＲＳＭ）１２０ ４）送信信号メモリ（ＳＳＭ）１１９に格納されたデー
タはクロック供給装置（図示せず）から供給されるクロ
ックにより、受信信号メモリ（ＲＳＭ）１２０に書き込
まれたデータとの同期がとられる。

５）コールプロセッサ（ＣＰＲ）１０６は受信信号メモ
リ　（ＲＳＭ）１　１　９に書き込まれたデータを読み
込み、このデータと送信信号メモリ（ＳＳＭ）１　１　
９に書き込んだデータを照合して前記通話路が正常であ
るのか、それとも障害が発生しているのかの判断をする
。

（１）通話路が正常であると判断した場合には制御メモ
リ（ＣＭ）１１８のスイッチングをもとに戻し、上記複
数の通話路を順次試験していく。

（２）通話路に障害が発生したと判断した場合には、複
数回数繰り返し試験し、それでも障害が発生していると
判断した場合には、現用系（＃Ｏ）から予備系（＃１）
へ運用システムを切り替えないようにする。そして制御
メモリ（ＣＭ）１１Ｂのスイッチングをもとに戻す。

即ち、従来の通話路試験ではコールプロセッサ（ＣＰＲ
）１０６より送出されたテストデータはハイウェイイン
ターフェイス（ＨＷＩＦ）１０１を介して，ラインプロ
セッサ（ＬＰＲ）２０　１で折り返さる。折り返された
テストデータはコールプロセッサ（ＣＰＲ）１０６によ
って受信され、送信したデータと受信したデータを照合
することにより予備系通話路の試験が行われる。（この
ことは後述するごとく第７図（ａ）で示される。）〔発
明が解決しようとする課題〕 以上説明した従来技術による予備系通話路の折り返し試
験は、加入者回路（ＬＣ）２０２，　　ラインプロセッ
サ（ＬＰＲ）２０１等を介して行われるため、以下の理
由によりそれ相応の時間がかかる。

ハイウェイインターフェイス（ＨＷＩＦ）１０１内の多
重化回路（ＭＰＸ）１０２，分離回路（ＤＭＰＸ）１０
３からは複数（本例においては四つ）のラインプロセッ
サ（ＬＰＲ）２０１が接続されており、これらの通話路
を順次試験する場合、各ラインプロセッサ（ＬＰＲ）へ
順次問い合ゎせをし、その応答を待って、その通話路の
良否を判断する。従って、一回の試験が一巡するまでの
時間がかかり、一通話路の非試験周期時間（一通話路に
ついて試験終了から次の試験開始までの時間）が長くな
ってしまう。

このため、次のような問題がある。

１）通話路を試験していく場合、上記一つの通話路を試
験するだけでも数分かかるため、このような予備系全て
の該当する通話路を試験しようとするとその数倍の時間
がかかり、障害発生の検出が遅れたり、最悪の場合、予
備系（＃１）の試験中に発生した予備系（＃１）の障害
を検出することができずに、現用系（＃０）から、障害
の発生した予備系（＃１）へ運用システムを切り替えて
しまう可能性がある。

２）試験結果として、障害発生が検出された時に被疑範
囲がラインプロセッサ（ＬＰＲ）２０５を含むため障害
発生箇所の断定に時間がかかり修復時間も増大する。さ
らに最悪の場合にはこの長くなりがちとなる修復時に現
用系（＃０）にも障害が発生すると、通信断となる可能
性がある。

前記１），２）等を解決するには、予備系試験時間内に
発生した障害を迅速に認識し、予備系（＃１）に障害が
発生した場合には、現用系（＃０）から予備系（＃１）
への切り替えをやめ、予備系（＃１）の障害が取り除か
れるまで現用系（＃０）のみで運用するように制御する
必要がある。

本発明は、上記課題を克服することにより、より信頼性
の高いネットワークシステムを提供するものである。

（課題を解決するための手段） 第１図は、本発明の原理説明図である。

デジタル交換機のネットワーク（ＮＷ）１０４と回線間
に設けられるハイウェイインターフェイス（ＨＷＩＦ）
１０１内の分離回路（ＤＭＰＸ）１０３と多重化回路（
ＭＰＸ）１０２の間に折り返し手段１０５を設け、以下
のようにして折り返し試験を行う。

ネットワーク（ＮＷ）１０４を介して回線側と制御信号
のやりとりを行うコールプロセッサ（ＣＰＲ）１０６に
より予備系＃１のハイウェイインターフェイス（ＨＷＩ
Ｆ）１０１に折り返し指令を送出し、ハイウェイインタ
ーフェイス（ＨＷＩＦ）１０１内の折り返し接続千段１
０５により下りハイウエイ　（　Ｄ　１−Ｔ　Ｗ　）と
上りハイウェイ　（ＵＨＷ）とを折り返し接続させる。

折り返し経路を形成した後、コールプロセッサ（ＣＰＲ
）１０６は所定のタイムスロットを用いテストデータを
送出する。テストデータはハイウェイインターフェイス
（ＨＷＩＦ）１０１内で下りハイウエイ　（ＤＨＷ）よ
り上りハイウェイ　（ＵＨＷ）に折り返されコールプロ
セッ”＋　（ＣＰＲ）１０６で受信される。この受信し
たテストデータとコールプロセッサ（ＣＰＲ）１０６が
送出したテストデータを照合することにより予備系通話
路の良否を判定する。

〔作用〕

本発明によれば、ハイウェイインターフェイス（ＨＷＩ
Ｆ）１０１内に折り返し手段１０５を設けることにより
、コールプロセッサ（ＣＰＲ）１０６より送出されたテ
ストデータがハイウェイインターフェイス（ＨＷＩＦ）
内の折り返し手段ｌ０５で折り返され、この折り返され
たテストデータをコールプロセッサ（ＣＰＲ）１０６が
受信し、送信したデータと受信したデータを照合するこ
とにより予備系通話路の試験が行われる。

従って、ラインプロセッサ（ＬＰＲ）２０１に関与せず
に折り返し試験が行われるため、障害箇所の検出が早く
なるとともに、ラインプロセッサ（ＬＰＲ）２０　１と
ハイウェイインターフェイス（ＨＷＩＦ）１０１を含む
通話路系との障害の切り分けも可能となり、無駄な切り
替えが防止できる。

〔実施例〕

第２図は本発明の予備系通話路折り返し試験方式の制御
フローチャート、第３図はコールプロセッサ（ＣＰＲ）
とラインプロセッサ（ＬＰＲ）の通信例を示す図、第４
図は折り返し経路の図、第５図はハイウェイインターフ
エイス（ＨＷＩＦ）の内部構成を説明する図、第６図は
試験データの流れを示す図である。

以下、第２図のフローチャートに沿って、第３図〜第６
図を併せて参照しながら本発明による予備系通話路折り
返し試験方式について詳細に説明する。ここで、第３図
〜第６図を通して二重化構成が採られているものは全て
予備系（＃１）のみを示してある。

第２図のステップ１０７により、コールプロセッサ（Ｃ
ＰＲ）１０６が制御メモ＋）　（ＣＭ）　１　１８をに
スイッチング変更データを設定する。即ち、第３図にお
いてコールプロセッサ（ＣＰＲ）１０６が制御メモリ（
ＣＭ）１１Ｂに通話路メモリ（ＳＰＭ）１１７における
ラインプロセッサ（ＬＰＲ）２０１とコールブＯ｛ｙ７
ｔ　（ＣＰＲ）１　０６間のタイムスロットを交換する
ように制御デー夕を設定する。（第３図中通話路メモリ
（ＳＰＭ）１１７のアドレスａに書き込まれたデータと
アドレスｂに書き込まれたデータは制御メモリ　（ＣＭ
）１１８の出力制御によりアドレスａのタイミングの時
アドレスｂのデータが読み出され、アドレスｂのタイ累
ングの時アドレスａのデータが読み出される。）この制
御により送信信号メモリ（ＳＳＭ）１１９に設定された
データは通話路メモリ　（ＳＰＭ）１１７を介してライ
ンプロセッサ（ＬＰＲ）２０１へ、ラインプロセッサ（
ＬＰＲ）２０１からのデータは通話路メモリ（ＳＰＭ）
１１７を介して受信信号メモリ（ＲＳＭ）１２０へ接続
されることになる。

本実施例においては、第３図に示すように試験するハイ
ウェイ（通話路のうち時分割多重化された部分）のタイ
ムスロット８　（ＴＳ８）を送信信号メモリ（ＳＳＭ）
１　１　９及び受信信号メモリ（ＲＳＭ）１２０にスイ
ッチングさせるためのスイッチング変更データを制御メ
モリ（ＣＭ）１１Ｂに設定する。さらに、ハイウエイ２
９（ＨＷ２９）のタイムスロット８（ＴＳ８）を上記ハ
イウェイの試験用に割り当て、試験しようとするハイウ
ェイのタイムスロット８　（ＴＳ８）にスイッチングさ
せるためのデータ（８０Ｈ）を設定する。ここでタイム
スロット８　（ＴＳ８），ハイウエイ２９　（ＨＷ２９
）を試験用を用いているが、必ずしもこの限りではない
。

第２図のステップ１０８により、コールプロセッサ（Ｃ
ＰＲ）１０６が送信信号，＋＋モ＋Ｊ（ＳＳＭ）１１９
の折り返しビットをＯＮ（１）にたてることにより、ハ
イウェイインターフェイス（ＨＷＩＦ）１０１内に折り
返し経路が設定される。即ち、第４図に示すように、ハ
イウエイを折り返しにするため、送信信号メモリ（ＳＳ
Ｍ）１　１　９の折り返しビットがＯＮ（１）にたてら
れ、この信号が多重化回路（ＭＰＸ）１　１　５，通話
路メモリ（ＳＰＭ）１　１　７，分離回路（ＤＭＰＸ）
１　１　６，下りハイウエイＤＨＷを介して、ハイウェ
イインターフェイス（ＨＷＩ　Ｆ）１　０　１にハイウ
ェイ（ＨＷ）を介して通知される。そして、この通知さ
れた信号により選択器（ＳＥＬ）１２１が切り換えられ
、ハイウェイインターフェイス（ＨＷＩＦ）Ｌｏｔ内、
即ち分離回路（ＤＭＰＸ）１０３と多重化回路（ＭＰＸ
）１０２の間に本発明を特徴づける折り返し経路が設定
される。この折り返し経路設定の詳細については第５図
を参照しながら説明する。例えば同図において分離回路
（ＤＭＰＸ）１０３により分離された信号の第（３２ｋ
＋１）フレーム（ｋ＝０．１．２，　　・・・）のタイ
ムスロット１（ＴＳＩ）の第１ビットを折り返し設定情
報領域とし、このビットがコールプロセッサ（ＣＰＲ）
によってＯＮ（１）にたてることにより、この折り返し
情報はドロッパ（Ｄ）１２２により制御装置（ＣＯＮＴ
）１　２　４へ読み込まれる。一方、制御情報を伝える
タイムスロット（ＴＳ）Ｏ〜７、通信情報を伝えるタイ
ムスロット（ＴＳ）８〜３１は各々加入者回路（ＬＣ）
２０２を介して、通信情報（ＴＳ８〜３１）は加入者端
末（２０３）側へ、制御情報（ＴＳＯ〜７）はラインプ
ロセッサ（ＬＰＲ）２０１へ読み込まれる。なお、加入
者端末（２０３）は現用系（＃ｏ）側に接続されている
ため、実際には通信情報は送られない。

折り返し命令を制御装置（ＣＯＮＴ）１　２　４が読み
込むと、制御装置（ＣＯＮＴ）１２４は選択器（ＳＥＬ
）１２１を制御する。即ち、分離回路（ＤＭＰＸ）１０
３からの信号のタイムスロット（ＴＳ）８〜３１とライ
ンプロセッサ（ＬＰＲ）２０１からの信号のタイムスロ
ット（ＴＳ）Ｏ〜７が選択器（ＳＥＬ）１２１により合
威し、１フレームを形成するように制御する。合威され
た信号は多重化回路（ＭＰＸ）１０２へ人カされる。

以上により、通信情報を伝達する分離回路（ＤＭＰＸ）
１０３からの信号のタイムスロット（ＴＳ）８〜３１に
関しては選択器（ＳＥＬ）１２１を介して多重化回路（
ＭＰＸ）１０２へ人カされる。よって、タイムスロット
（ＴＳ）８〜３ｌの内の一つに試験データを設定すれば
、この試験データはハイウェイインターフエイス（ＨＷ
ＩＦ）１０１で折り返されることになる。

第２図のステップ１０９により、第６図に示すようにコ
ールプロセッサ（ＣＰＲ）１０６により送信信号メモリ
（ＳＳＭ）１　１　９に試験用データ（ＡＡ）が書き込
まれる。

書き込まれたデータは、以下の経路を通って受信信号メ
モリ（ＲＳＭ）１２０に書き込まれる。

送信信号メモリ（ＳＳＭ）１１９一多重化回路（ＭＰＸ
）１１５一通話路ｊモリ（ＳＰＭ）１１７一分離回路（
ＤＭＰＸ）１　１　６一分離回路（ＤＭＰＸ）１０３　
→選択器（ＳＥＬ）１２１一多重化回路（ＭＰＸ）１０
２＝多重化回路（ＭＰＸ）１１５一通話路メモリ（ＳＰ
Ｍ）１１７一分離回路（ＤＭＰＸ）１　１　６一受信信
号メモリ　（ＲＳＭ）１２０ 第２図のステップ１１０により、送信信号メモリ　（Ｓ
ＳＭ）１１９に書き込まれたデータはクロック供給装置
（図示せず）から供給されるクロックにより、受信信号
メモリ（ＲＳＭ）１２０に書き込まれたデータとの同期
がとられる。

第２図のステップ１１１により、コールプロセッサ（Ｃ
ＰＲ）１０６は受信信号メモリ（ＲＳＭ）１２０に書き
込まれたデータを読み込んだ後に読んだデータと書き込
んだデータを照合してハイウェイが正常であるかそれと
も障害かの判断をする。

１）ハイウェイが正常であると判断した場合には、第２
図のステップ１１２により、ハイウエイの折り返しを解
除する。即ち、信号送出メモリ（ＳＳＭ）１　１　１の
折り返しビットがＯＦＦ　（０）に設定され、（以下第
６図参照参照）この情報が制御装置（ＣＯＮＴ）１２４
にドロッパ（Ｄ）１２２を介して読み込まれる。そして
、制御装置（ＣＯＮＴ）１２４の制御により選択器（Ｓ
ＥＬ）１２３はラインプロセッサ（ＬＰＲ）１０６から
の信号のタイムスロット（ＴＳ）Ｏ〜７と加入者端末か
らの信号のタイムスロット（ＴＳ）８〜３１を合戒し、
Ｉフレームを構或するようにする。つまり分離回路（Ｄ
ＭＰＸ）１０３からの信号のタイムスロット（ＴＳ）８
〜３ｌの折り返し経路が解除される。

２）ハイウエイに障害が発生していると判断した場合に
は、第２図の、ステップ１１３により現用系（＃Ｏ）に
これを通知し、予備系（＃１）を切り離す。即ち、予備
系（＃１）に運用システムを切り替えないようにする。

以上のようにして、ハイウェイインターフェイス（ＨＷ
ＩＦ）内の折り返し経路が解除され、第２図のステップ
１１４により、ＣＭのスイッチングがもとに戻される。

以上のようして、予備系通話路の折り返し試験が行われ
る。

第７図（ａ），（ｂ）は従来例と本発明との相違を説明
する図である。第７図（ａ）に示す従来技術による通話
路系の試験においては、コールプロセッサ（ＣＰＲ）よ
りテストデータはハイウェイインターフエイス（ＨＷＩ
Ｆ）１０１を介してラインプロセッサ（ＬＰＲ）２０１
で折り返され、再びハイウェイインターフェイス（ＨＷ
ＩＦ）１０１を介して、コールプロセッサ（ＣＰＲ）１
０６へ送られる。

一方、第７図（ｂ）に示す本発明による通話路系の試験
においては、コールプロセッサ（ＣＰＲ）よりテストデ
ータはハイウェイインターフェイス（ＨＷＩＦ）１０１
で折り返されてコールプロセッサ（ＣＰＲ）１０６へ送
られる。

このため、試験時間は従来に比べて速くなる。

〔発明の効果〕

本発明により、試験経路にラインプロセッサ（ＬＰＲ）
を介さないため、ハイウェイインターフェイス（ＨＷＩ
Ｆ），ネットワーク（ＮＷ），　コールプロセッサ（Ｃ
ＰＲ）に係る通話路（ハイウエイ）の試験効率が飛躍的
に良くなる。

このため、予備系通話路の障害発生の認識が早くなり、
次のような利点が生じる。

１）障害発生の有無が保守者にもいち早く認識されるた
め、この対応（修理．交換）も迅速となる。

２）予備系通話路に発生した障害を確実に検出できるた
め、予備系に障害が発生しているにもかかわらず、これ
を検出できず、この間に現用系にも障害が発生し、現用
系から予備系へ運用システムを切り替えてしまうことは
なくなる。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の予備系通話路折り返し試験方式の制御
フローチャート、 第３図はコールプロセッサ（ＣＰＲ）とラインプロセノ
サ（ＬＰＲ）の通信例を示す図、第４図は折り返し経路
の図、 第５図はハイウェイインターフェイス（｝ＩＷＩＦ）の
内部構或、 第６図は試験データの流れを示す図、 第７図（ａ）は従来技術による通話路試験の模式図、 第７図（ｂ）は本発明による通話路試験の模式図、 第８図は本発明に係るネットワークシステムの全体構或
図、 第９図はネットワーク（ＮＷ）の構戒図、第１０図はハ
イウェイインターフエイス（　Ｈ　ＷＩＦ）と多重化回
路（ＭＰＸ）の接続関係を示す図、 第１１図は従来技術による予備系通話路折り返し試験方
式を示す図。 第１図中、符号を付したものは、次の通りである。 ＃〇一・一・−・−一−−一現用系 ＃　１　−−−−−−一・・・一　予備系００１−・−
・一・・−・−・・ハイウェイインターフェイス（ＨＷ
Ｉ　Ｆ・現用系） １０１　−　・−−−−−一・・ハイウェイインターフ
ェイス（ＨＷＩ　Ｆ・予備系） １０２−−−−−−−・−・一多重化回路（ＭＰＸ）１
０３−・−一−−−一−・一　分離回路（ＤＭＰＸ）０
０４・一・−・−−−−−ネットワーク（ＮＷ・現用系
）１０４−・・−・−・−・−　ネットワーク（ＮＷ・
予備系）１０５−・一・一−−−−・一　折り返し手段
００６・−・・・・−　コールプロセッサ（ＣＰＲ・現
用系） １０６−−・・−・・−・・・コールプロセ，ツサ（Ｃ
ＰＲ・予備系）

Claims (1)

1. 【特許請求の範囲】 熱予備型に二重化されたデジタル交換機の予備系通話路
   折り返し試験方式において、 デジタル交換機のネットワーク（１０４）と回線間に設
   けられるハイウェイインターフェイス（１０１）内の分
   離回路（１０３）と多重化回路（１０２）の間に折り返
   し手段（１０５）を設け、該ネットワーク（１０４）を
   介して回線側と制御信号のやりとりを行うコールプロセ
   ッサ（１０６）は予備系（＃１）の該ハイウェイインタ
   ーフェイス（１０１）に折り返し指令を送出し、該折り
   返し手段（１０５）により折り返し接続経路を形成させ
   、 該コールプロセッサ（１０６）から送出されるテストデ
   ータを予備系の該ネットワーク（１０４）を介して折り
   返し、受信したデータと該コールプロセッサ（１０６）
   内の該テストデータと照合することにより該予備系通話
   路の良否を判定するようにしたことを特徴とする予備系
   通話路折り返し試験方式。