JPH04100109A - プログラマブルコントローラの二重化同期制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ 本発明は複数の処理を割り込みで実行するプログラマブ
ルコンＩ・ローラの二重化同期制御方式に関するもので
ある。

［従来の技術］ システムの高信頼性が要求される制御システムにおいて
は、同一構成の制御装置を２台並列に接続する二重化構
成をとることが多い。一般にこのような二重化構成をと
るプログラマブルコントローラの場合、入力部と出力部
は共通にして演算部だけを二重化する構成となっている
。すなわち、共通の入力部から人力されたデータは二重
化された演算部において並列処理された後、演算結果が
共通の出力部へ出力される。ここで二重化された演算部
の一方が故障しても、健全なもう一方の演算部で処理が
継続されるためシステムが停止することはない。

このようなプログラマブルコントローラにおいて、一方
の演算部の故障発生時に制御プロセスへ悪影響を与えな
いようにするには、二重系の演算部の処理を同時に実行
するための二重化同期制御打方式が必要となる。この種
の二重化同期制御方式の第１の方式として、特開昭５！
’１７２５０６号公報に見られるように、アドレス比較
器とアドレスランチ回路をもうけて両系のマイクロプロ
セッサの実行アドレスを比較し、実行アトｌメスの大き
い方を処理が進んでいるとみなしてホールドする一方、
実行アドレスの小さい方を処理が遅れているとみなして
処理を継続することで両系の同期制御を行なう方式があ
る。

また、第２の方式としては、特開昭６２−１８７９０１
号公報に見られるように、両系の演算部に一連のシーケ
ンス制御演算が終了する毎にカウントしていくエンドレ
ス・カウンタを設け、カウント値を比較することで両系
の同期制御を行なう方式がある。

［発明が解決しようとする課題］ このようなプログラマブルコントローラにおいては必ず
しも常に両系の動作が同期している必要はない。つまり
、同期が必要となるのは共通の入出力部ζこ対する入出
力処理と割り込み処理の場面に限られ、その他の処理に
ついては多少の同期ずれがあっても制御プロセスに悪影
響を与えることはない。

ところが以上説明したような従来技術では、必要のない
場面においても同期制御を行なっているため、ハードウ
ェアあるいはソフトウェアによる制′４Ｔｊ負荷が問題
となる。

すなわち、前記第１の方式ではマイクロプロセッサの１
命令ごとに同期をとるために特殊なハードウェアを必要
とするうえ、最近のマイクロプロセッサのように１クロ
ツクで１命令を実行するものを採用した場合、動作クロ
ック周波数が高くなるとハードウェアによる同期制御回
路がマイクロプロセッサの動作に追従できないという問
題がある。

また、前記第２の方式では一連のシーケンス制御演算の
終了ごとにソフトウェアによる同期制御を行なっている
ため、シーケンス制御演算の数が増大すると同期制御の
ためのソフトウェアのオーバーヘッドも増大するという
問題がある。

この発明は上記のような問題点を解消するためになされ
たもので、必要な時にだけ二重化同期制御を行なうこと
により、マイクロプロセッサの１命令ごとに同期をとる
ための特殊なハードウェアを設けることなく、二重化同
期制御のためのソフトウェアのオーバーヘッド時間を小
さくすることが可能なプログラマブルコントローラの二
重化同期制御方式を提供することを目的としている。

［課題を解決するための手段］ 以上の目的を達成するため、この発明は次のような手段
をとる。すなわち、同一の機能を有する２台の演算部を
共通の入力部と共通の出力部に並列に接続する二重化構
成を備えるプログラマブルコントローラにおいて、前記
２台の演算部が同期をとって実行する必要のある第一の
処理に固有な番号であって前記第一の処理の開始に対応
して出力される同期レベル番号と、前記２台の演算部か
ら出力される同期レベル番号を比較して一致信号または
不一致信号を返す同期レベル比較器とを備え、前記一致
信号が返されれば前記第一の処理を開始し、前記不一致
信号が返されれば前記第一の処理を開始せずに再度前記
同期レベル番号を前記同期レベル比較器に出力して二重
系の同月制御を行うものである。

［作用］ つまり二重化された演算部の処理において、二重化同期
が必要な処理にのみ、それぞれ異なる同期レベル番号を
設けて処理を識別するとともに、処理の優先度を設定す
る。ここで、優先度の高い処理は優先度の低い処理に割
り込んで同期レベル番号を送出できるようにすることで
、両系の処理開始のタイミングを合わせて二重化同期制
御を行なうことができる。

［実施例〕 以下、本発明の実施例を図に示して説明する。

第１図は本発明の実施例を示すブロック図で、プログラ
マブルコントローラｌは入力部２と、二重化された演算
部３ａ、３ｂと、出力部４と、同期レベル比較器５を備
えている。

第２図は、本発明の実施例のうち演算部３ａ３ｂにおけ
る処理を示すフローチャートである。

この処理は、演算部３ａ、３ｂ？ごおいて例えば割り込
み処理のような二重化同期制御を必要とするものであり
、固有の同期レベル番号を備え、次のステップを実行す
る。

ＮＣ同期レベル番号を同期レベル比較器５に送出する。

、（ステップ１） （２）同期レベル比較器５からの応答信号を待つ。

応答信号があればステップ３へ進む。（ステップ（３）
同期レベル比較器５からの応答信号を判定する。応答信
号が不一致であればステップｌにもどり、−ｉであれば
ステップ４に進む。（ステップ３） （４）演算を実行する。（ステップ４）第３図は、本発
明の実施例のうち同期レベル比較器５における処理を示
すフローチャートである。

この処理は次のステップを実行する。

（１）演算部３ａ、３ｂから送出する同期レベル番号を
受信するまで待つ。両系から受信したらステップ２へ進
む、（ステップ１） （２）両系から受信した同期レベル番号を比較する。同
期レベル番号が一致すればステップ３へ、不一致であれ
ばステップ４へ進む。（ステップ２）（３）演算部３ａ
、３ｂへ一致信号を返す。

（ステップ３） （４）演算部３ａ、３ｂへ不一致信号を返す。

（ステップ４） このように、二重化同期が必要な処理については、処理
開始の時点で同期制御が行なわれるため、制御Ｂプロセ
スに悪影響を与えるような同期ずれは発生し、ない。

［発明の効果１ 以上述べたように、本発明によれば、マイクロプロセッ
サの１命令ごとに二重系の同期をとる必要がないため、
マイクロプロセッサのアーキテクチャや実行速度の影響
を受けることなく二重化同期制御を行なうことが可能で
ある。また、必要な時にだけ同期処理を行なうことで同
期処理にかかるソフトウェアのオーハーヘンド時間を小
さくできるため、二重化に伴う制御性能の低下を防止す
る効果がある。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は演
算部３ａ、３ｂにおける処理を示すフローチャート、第
３図は同期レベル比較器における処理を示すフローチャ
ートである。 ］・・・プログラマブルコントローラ ２・・・入力部、　３ａ、３ｂ・・・演算部４・・・出
力部、５・・・同期レベル比較器第　　１　　図 特許出願人　株式会社　安川電機製作所關始

Claims (1)

【特許請求の範囲】
1. 　同一の機能を有する２台の演算部を共通の入力部と共
   通の出力部に並列に接続する二重化構成を備えるプログ
   ラマブルコントローラにおいて、前記２台の演算部が同
   期をとって実行する必要のある第一の処理に固有な番号
   であって前記第一の処理の開始に対応して出力される同
   期レベル番号と、前記２台の演算部から出力される同期
   レベル番号を比較して一致信号または不一致信号を返す
   同期レベル比較器とを備え、前記一致信号が返されれば
   前記第一の処理を開始し、前記不一致信号が返されれば
   前記第一の処理を開始せずに再度前記同期レベル番号を
   前記同期レベル比較器に出力して二重系の同期制御を行
   うことを特徴とするプログラマブルコントローラの二重
   化同期制御方式。