JPH04100131A - Ｌｓｉ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野〕 この発明は、外部クロック信号により外部装置の制御、
外部装置のアクセスを行ない、１−記外部りロウク信号
のｎ倍の周波数の内部クロック信号を用いて内部演算実
行部の動作を制御するようにしたＬＳＩ回路に関するも
のである。 〔従来の技術〕 従来のＬＳＩ回路ては、ＬＳＩ回路外に専用のパルス・
ジェネレータを設け、該パルス・ジェネレータによって
発生された高速外部クロック信号をｎ分周して、つまり
周波数を１　／　ｎにしてノイズの少ない所望の内部ク
ロック信号を発生させこの内部クロック信号に同期させ
てＬＳＩ回路内の演算部におけるＡＬＵの各種演算処理
やレジスタの古込み、読出し等を行なわせていた。この
ため、高速の内部クロック信号か必要な場合は、より高
速の外部クロック信号を発生させるためのパルス・ジェ
ネレータを必要とした。 第５図にマイクロプロセッサを構成する従来のＬＳＩ回
路の制御システムをフロック構成図の形で示す。同図に
おいて、ＬＳＩ回路ｌＯの内部には、外部のパルス・ジ
ェネレータ１２から供給される外部クロック信号Ｓ、を
ｎ分周して、周期か０倍の内部クロック信号Ｓ２を生成
するｎ分周器１４か設けられている。Ｌ　Ｓ　Ｉ回路Ｉ
Ｏ内には、また、Ａ　Ｌ　Ｕ　＋５やレジスタ１６を含
む演算実行部１８か設けられている。ＬＳＩ回路１０内
の演算実行部１８の動作はずべて上記内部クロック信号
Ｓ２に同期して制御され、内部クロック信号Ｓ２の１周
期にＡＬ（Ｊ１５におけるデータ等の演算やｌ／シスタ
１６への書込み、レジスタ１６からの読出し等か行なわ
れる。 また、Ｌ　Ｓ　１回路ｌＯと外部メモリ（図示せず）と
の間でプログラムやデータの遺り取りか必要になった場
合、その読出しや一：込み倶イクルの制御は内部クロッ
ク信号に同期した外部アクセス制御信号ＳＡによって行
なわれる。すなわち、外部メモリ等のアクセスに必要な
比較的低速の外部アクセス制御信号とＬＳＩ回路ＩＯ内
の各部の動作の制御に必要な高速制御信号とを、共に内
部クロック信号Ｓ２を基本として生成しており、このた
め外部メモリ等のアクセス時間か内部クロック信号Ｓ２
の周期より長い場合は、外部から待ち信号をＬＳＩ回路
１０に入力してやる手段か必要になる。 第６図は、ＬＳＩ回路１０内に２分周器を内蔵した場合
の外部クロック信号Ｓ１と内部クロ、ンク信号Ｓ２を示
ず。例えば、外部パルス・ジェネレータ１２から５０　
Ｍ　Ｈ７，の外部クロック信号Ｓ２を人力してやれば、
その立ｌ−，かりに応して極性か反転する２５Ｍｔｌｚ
て、ノイズが少なく、シかも立−にかり立下かり特性の
良い内部クロック信号Ｓ２か得られる。 〔発明か解決しようとする課題〕 上記のように、外部パルス・ジェネレータ１２から供給
される外部クロック信号Ｓ、をｎ分周器で分周して内部
クロック信号Ｓ、を生成するＬＳＩ回路ては、ＬＳＩ回
路内と外部メモリ等の間のアクセス時間か内部クロック
信号Ｓ、の周期より長い場合は、外部からＬ　Ｓ　１回
路へ待ち信号等を入力してやる必要かあり、最適のシス
テムを組みにくいという欠点かあった。また、高速の内
部クロック信すな必要とする場合には、より一層高速の
外部クロック信号を発〈１−する外部パルス・ジェネレ
ータを必要とするという欠点かあった。 〔課題を解決するための手段〕 この発明のＬＳＩ回路は、内部にｌ　／　ｎ分周器と同
期回路とからなる内部クロック信号発生回路を旦え、該
内部クロック信号発生回路により外部パルス・ジェネレ
ータから供給される外部クロック信号の０倍の周波数を
もった内部クロック信号を生成し、該内部クロック信号
を内部制御信号と１ノて使用すると共に１．記外部クロ
ック信号を外部アクセス制御信号として使用するもので
ある。 （作用） −１−記の構成により、ＬＳＩ回路か外部とアクセスを
行なうときに、該ＬＳＩ回路へ待ち信号を入力してやる
等の余分な動作を必要とせず、また、外部り［１ツク信
号の１周期の間に少なくとも２回置−１−演算実行部を
動作させることかできる。 （実施例） 以下、第１図に示す実施例を参照してこの発１！１のＬ
ＳＩ回路を説明する。同図において、ＬＳＩ回路２０の
内部には外部のパルス・ジェネレータ２２から供給され
る第１のクロック信号、ずなわち外部クロック信号Ｓ、
を１　／　ｎ分周して分周信号Ｓ３を発生ずる１　／　
ｎ分周器２４と、該１　／　ｎ分周器２４の出力信号Ｓ
３を上記外部パルス・シェネ１／−タ２２から供給され
る外部クロック信号Ｓ１と同期をとる同期回路２３とか
設けられており、これら１　／　ｎ分周器２４と同期回
路２３とにより第２のクロック信号である内部クロック
信号Ｓ２を発生する内部クロック信号発生回路２７を構
成している。第５図に示す従来のＬＳＩ回路１０と同様
にこの発明のＬＳＩ回路２０内には、ＡＬＵ２５やレジ
スタ２６を含む演算実行部２８か設りられている。ＬＳ
Ｉ回路２０内の演算実行部２８の動作はすべて上記内部
クロック信号Ｓ２に同期して制御され、内部クロック信
号Ｓ２の１周期にＡＬＵ２５におけるデータ等の演算や
レジスタ２６への書込み、レジスタ２６からの読出し等
が行なわれる。従って、内部クロック信号Ｓ２のｌクロ
ックサイクルの周期は、演算実行部２８の演算実行に要
する最大遅延時間を満たすように設定されている。ＬＳ
Ｉ回路２０と外部メモリ（図示せず）との間てプロクラ
ムやデータの遺り取りか必要になった場合、その読出し
や占込みサイクルの制御は外部クロック信号Ｓｌに同期
した外部アクセス制御信号ＳＡによって行なわれる。 内部クロック信号Ｓ２より低速の外部クロック信号Ｓ、
を外部アクセス制御信号ＳＡとして使用することにより
、外部とのアクセス時間か内部クロック信号Ｓ２の周期
より長い場合ても、外部から待ち信号等をＬＳＩ回路２
０内の演算実行部２８に供給してやる必要はない。■−
記外部クりック信号Ｓ、と内部クロック信号Ｓ２との周
波数の相関関係は組まれるＬＳＩ回路シスデムによって
異なるため、１　／　ｎ分周器２４のｎの数値を外部信
号入力信号のピンの値や内部レジスタの値によって選択
できるようにする。 第２図は、ＬＳＩ回路２０内に１　／　ｎ分周器を内蔵
した場合の外部クロック信号ＳＬと内部クロック信号Ｓ
２との関係を示す。例えば、内部クロック信号Ｓ２を演
算実行部２８のＡＬＵの演算等の実行時間て決まる動作
周波数、例えば２５１Ｈ７とし、それに対する外部アク
セス時間によって決まる外部動作周波数の相関関係て外
部クロ・ンク信号の周波数を決定する。この例てはｎ＝
２として外部クロック信号Ｓｌの周波数を１２．５Ｍ１
ｌｚに設定している。 第３図にこの発明のＬＳＩ回路２０中で使用される１　
／　ｎ分周器２８と同期回路２３とからなる内部クロッ
ク信号発生回路２７の実施例を示す。同図において、１
は第１図の外部パルス・シＪネレータ２２から外部クロ
ック信号Ｓ１か供給される入力端子、３１はインバータ
、２ａ、２ｂ、・・・・２ｎはそれぞれ抵抗Ｒとキャパ
シタＣとからなる積分回路、３ａ３ｂ、・・・・３ｎは
上記各積分回路の出力と参照電位とを比較する比較回路
、４ａ、４ｂ、・・・・４ｎは各比較回路の出力ど入力
クロック信号との排他的論理和をとるＸＯＲ回路、５ａ
、５ｂ、＝−５ｎは１ユ記ＸＯＲ回路４ａと４ｂ、４ｃ
と４ｄ、・・・・４Ｉ１１と４０の名論理和をとるＯＲ
回路、　６ａ、６ｂ、・・−６ｎは上記各ＯＲ回路５ａ
５ｂ、・・・・５ｎから供給される信号と端子８ａ、　
８ｂ、・・・・８ｎから供給される制御信号とによりク
ロック化けな生成するＡＮＤ回路、７は各ＡＮＤ回路６
ａ、６ｂ、・・・・６ｎの論理和をとって所定の周波数
の内部クロック信号Ｓ、を生成するＯＲ回路である。か
くして、ＸＯＲ回路４ａ、４ｂとＯＲ回路５ａ、ＸＯＲ
回路４ｃ、４ｄとＯＲ回路５ｂ、−−−−Ｘ　ＯＲ回路
４ｍ、４ｎとＯＲ回路５ｎはそれぞれ入力端子１に供給
される外部クロック信号Ｓ、に同期したクロック信号を
生成するクロック生成回路を構成し、ＡＮＤ回路６ａ、
６

【）、・・・・とＯＲ回路７とは内部クロ・ンク信号
を生成するクロック合成回路３０を構成する。 次に第３図の内部クロック信号発生回路の動作を第４図
の波形図を参照して説明する。なお、第３図中の■乃至
■は、第４図波形Ａ乃至Ｐの信号か現われることを示す
。入力端子１に供給される外部クロック信号−３，は積
分回路２３″ｒ積分さねその出力値Ｔ、　Ｂは比較回路
３ａて該比較回路内の抵抗仙て決定される点線で示され
た参照電位Ｅ、と比較される。その結果、比較回路３ａ
の出力には、積分回路２ａの出力信号Ｂか」−記参照′
市位Ｅ　ＲＪ：り高いときはＨレベルとなり、低いとき
はＩ、レベルとなるＤて表わされる信りか発生する。比
較回路３ａの出力信す−Ｄと入力端子１に供給された外
部クロック信号Ｓ１はＸＯＲ回路４ａに入力され、該Ｘ
ＯＲ回路４ａの出力にＦ″Ｃ表わされるような外部クロ
ラフ信号Ｓ、に同期し、［１つ外部クロック信号Ｓ１と
回し周期をもったデユーティサイクルの小さいクロック
信号か発生する。このクロラフ信号−ＦのＨレベルの期
間は、少なくともＬＳＩ回路２０の内部演算実行部２８
か動作てきるように設定されていなけわばならない。こ
の期間は積分回路２ａを構成する抵抗とキャパシタとの
積で決まる☆［−り特性と比較器３ａの参照電位とによ
って決定されるため、１−記植分器の抵抗、キャパシタ
の６偵ど比較器の参照電位Ｅ、とを適正に設定する必要
かある。 インバータ３１て反転された反転外部クロック信号Ａは
積分回路２ｂて積分され、その出力信号Ｃは比較回路３
ｂて点線て示された参照電位Ｅ、と比較される。比較器
３ｂの出力には、積分回路２ｂの出力０月Ｃか参照電位
ＥＲより高いときはＨレベル、低いときはＬレベルにな
る出力信号Ｅか発生する。出力信号Ｅとインバータ３】
の出力信号ＡはＸＯＲ回路４ｂに入力され、該ＸＯＲ回
路４ｂの出力に−１−記と同様に外部クロック信号Ｓ、
と同期し、且つ外部クロック信号Ｓ１と同し周期をもっ
たデユーデイサイクルの小さいクロック信号Ｇか生成さ
れる。このクロック信号ＧはＸＯＲ回路４ａの出力のク
ロック信号Ｆと同様に、そのＨレベルの期間か少なくと
もＬＳＩ回路２０内の演算実行部２８か動作できるよう
に設定されていることは言う迄もない。 Ｘ０Ｒ４ａの出力クロック信号ＦとＸ０Ｒ４ｂの出力ク
ロック信号ＧはＯＲ回路５ａに供給され、その論理和は
第１の内部クロック信号Ｈとして出力される。第１の内
部クロック信号Ｈは、外部クロック信号Ｓ、のＨレベル
の期間に１クロツクサイクル生しるクロック信号Ｆと、
外部クロック信号Ｓ１のＬレベルの期間に１クロツクサ
イクル生ずるクロック信号Ｇとを合成した信号であって
、外部クロック信号Ｓ、の２倍の周波数のクロック信号
となっている。従って、回路ＤＩは外部クロック信号Ｓ
１と同期した２倍周波数の第１の内部クロック信号Ｈな
生成する第１の１／２分周器を構成する。 Ｄ２はＬ記の第１の１／２分周器ＤＩと同様な構造の第
２の１／２分周器て、第１のｌ／２分周′ＪＪＤ１の比
較回路３ａ、３ｂの出力クロック信号Ｄ、Ｅか入力され
て、第２の内部クロック信号０を生成するものである。 すなわち、積分回路２Ｃは比較回路３ａから供給される
信号りを積分して積分信号Ｉを生成し、比較回路３Ｃは
１−配植分信号Ｉを参照電位Ｅ、Ｉと比較し゛Ｃ信号Ｋ
を生成する。信号にと信号りはＸＯＲ回路４ｃに供給さ
れて、外部クロック信号Ｓ、に同期したクロック信号Ｍ
を生成する。同様に積分回路２ｄは比較回路３ｂから供
給される信号Ｅは積分して積分信号Ｊを生成し、比較回
路３ｄは上記積分信号Ｊを参照電位Ｅ、と比較して信号
−Ｌを生成する。信号りと信号ＥはＸＯＲ回路４ｄに供
給されて、外部クロック信号Ｓ１に同期したクロック信
号Ｎを生成する。クロック信号ＭとＮはＯＲ回路５ｂて
合成されて第２の内部クロック４号−〇か生成される。 第２の内部クロック信号０は第１の内部クロック信号Ｈ
と同し周期て且つ回しデユティ−サイクルをもっている
か、位相か遅れたノンオーバーラツプのクロック信号で
ある。 Ｄｎも上記各１７２分周器Ｄ１、Ｄ２と同様な１／２分
周器て、１段前の分周器の比較回路の出力信号を受信し
て第ｎ番目のクロック信号を生成する。 ＯＲ回路５ａ、５ｂ、・・・・５ｎの出力である各内部
クロ・ツク０弓はクロック合成回路３０のＡＮＤ回路６
ａ、６ｂ、・・・・６ｎに供給されて、端子８ａ、８ｂ
、・・・・８ｎに供給される制御信号との論理積か生成
され、各ＡＮＤ回路の論理積出力はＯＲ回路７て合成さ
れて出力端子２に所定の周波数の内部クロック信号Ｐか
生成される。内部クロック信号Ｐの周波数は、制御端子
８ａ、８ｂ、・・・・８［１に供給される制御信号によ
って制御され、第４１Ｍの例ては端子８ａ、８ｂに供給
される信号のみかＨレベルてクロック合成回路３０中の
ＡＮＤ回路６ａと５ｂか活性化され、出力端子２には外
部クロック信号ＳＩの２倍の周波数をもったＰて表わさ
れる内部クロック信号Ｓ２か生成される。この場合は、
外部クロック信ｉ；−５゜を用いてＬＳＩ回路２〔）の
マイクロプロセッサと外部メモリのアクセスを制御する
ことにより、外部クロラフ信りＳｌの１サイクルの間に
２回の実演実行か可能である。分周器Ｄ１．Ｄ２・・・
・Ｄｎのすべての出力り口・ンク信号を合成すると、外
部クロック信号Ｓｌのｎ　（３の周波数の内部クロック
信号Ｓ２か生成される。たたし、ｎのイメについては、
ＬＳＩ回路２０内のマイクロプロセッサを構成する演算
実行部２８の動作を保証する周波数と外部アクセスを制
御する周波数との関係て決まる。 第３図は第２図の内部クロック信号発生回路２８の単な
る一例を示すもので、これ以外に各種の回路を使用し得
ることは言う迄もない。 （発明の効果） 以上のように、この発明のＬＳＩ回路においては、外部
ハス、外部メモリ等のアクセスを制御する比較的低速の
外部クロック信号と、ＬＳ１回路２０の内部の演算実行
部等の動作に必要な高速の内部クロック信号の周波数を
、上記ＬＳＩ回路システム固有の任意の値に設定するこ
とかてきるから、最適のシステムを組むことかてき、ま
たＬＳＩ回路と外部メモリ等との間のアクセス時間と内
部クロック信号の周期との違いにより外部からＬＳＩ回
路へウェイト信号等を入力してやる必要もなくなる。

【図面の簡単な説明】

第１図はこの発明のＬＳＩ回路の一実施例の構成を概略
的に示す図、第２図は第１図のＬＳＩ回路て使用される
外部クロック信号と内部クロック信号との関係を示す図
、第３図は第１図に示すこの発明のＬＳＩ回路中で使用
される内部クロック信号発生回路の一実施例の回路構成
図、第４図は第３　＋’４の内部クロック信号発生回路
の動作を説明する回路部の波形を示す図、第５図は従来
のＬＳＩ回路の一例を概略的に示す図、第６図は第５図
に示す従来のＬＳＩ回路で使用される外部クロック信号
と内部クロック信号との関係を示す図である。 ２０・・・・ＬＳＩ回路、２２・・・・外部パルス・ジ
ェネレータ、２３・・・・同期回路、２４・・・・１　
／　ｎ分周器、２５・・・・ＡＬＵ、２６・・・・レジ
スタ、２７・・・・クロック信号発生回路、ＳＩ・・・
・第１のクロック信号Ｓ２・・・・第２のクロック信号
。 代　　理　　人　　　大　　岩　　増　　如第　１　　
図 第　４　図 第　２　図 １群７０Ｉフ イ＠ｑｓ２

Claims (3)

【特許請求の範囲】
1. （１）外部のパルス・ジェネレータで発生された第１の
   クロック信号が入力される入力端子と、１／ｎ分周器と
   同期回路とを含み、上記第１のクロック信号に同期し且
   つ該第１のクロック信号のｎ倍の周波数をもった第２の
   クロック信号を発生するクロック信号発生回路と、 上記第２のクロック信号に同期して動作するＡＬＵ、レ
   ジスタ等を含む演算実行部とを具備し、上記第１のクロ
   ック信号の１周期の間に少なくとも２回以上上記ＡＬＵ
   の動作と上記レジスタの内容の変更を行なうようにした
   ＬＳＩ回路。
2. （２）ｎの値は外部入力信号ピンの値または演算実行部
   のレジスタの値によって設定されることを特徴とする請
   求項（１）記載のＬＳＩ回路。
3. （３）上記第１のクロック信号を基本として外部アクセ
   スの制御を行い、上記第２のクロック信号を基本として
   ＬＳＩ回路内部の制御を行なうようにしたことを特徴と
   する請求項（１）記載のＬＳＩ回路。