JPH04100150A - レジスタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［ｗｌ　　要］ 本発明はレジスタ回路に関し、 特定のビットのデータをレジスタ値を読み出すことなく
一回の書き込み動作で、他のビットへの影響なしに書換
えする事が可能なレジスタ回路であって、ビット処理を
高速に実行でき、且つコンパクトなレジスタ回路を実現
しうることを目的とし、 データバスに接続され、書き込み時に該データバスの値
を取り込み保持するラッチ回路と該ラッチ回路の出力を
読み出し時に該データハ′スに出力するレジスタ読み出
し回路を有するレジスタに於いて、該ラッチ回路の出力
を所定の制御信号により読み出し時以外の時点に於いて
も該データバスに出力する第２のレジスタ読み出し回路
が設けられており、且つ該書き込み時のデータが特定の
論理レベルにある時のみ当該レジスタの値が更新される
様に構成する。

〔産業上の利用分野〕

本発明はレジスタ回路に関するものであり、特に詳しく
は制御用マイクロコンピュタでの使用に適したレジスタ
回路に関するものである。

〔従来の技術〕

制御用マイコンにおいては周辺回路の制御を行うためレ
ジスタのビット処理を多用する。また、制御の複雑化に
より高速処理が要求される。このため、制御用マイコン
においては高速なビット処理をコンパクトな回路で実現
する必要がある。

−ＧにマイコンのレジスタはＣＰＵの扱えるデータ幅に
合わせて４ビットまたは８ビット単位で構成されている
。よって、１ビットのみに書き込みを行う場合にはレジ
スタの値を一度読み出した後に書き込みたいビットのみ
を変更したデータを再び書き込む場合が多い。ビット処
理専用命令を持つマイコンもあるが、通常のビット処理
命令は前記の動作を一回の命令で行えるようにしである
だけで内部処理は前記の処理と同じである。

つまり、従来に於いては、ビ・ント単位のレジスタが複
数個組み合わされて一つのレジスタを構成している場合
、ある特定のビットのみをセント或いはリセットする様
な所謂ビット処理を実行したい場合には通常４ビット又
は８ビット単位で処理が行われる為、ある特定の１ビツ
トのみを操作しようとすると他のビ・ントにもデータを
書き込んでしまうことになる。

その為、他のビットはそのままにして特定の１ビツトの
みを操作する為、例えば、その特定のビットのみのデー
タをＯかｌとし、もう−度書き込むと言う操作が必要で
あった。

即ち、ソフト的に実行するか、ビット処理指示信号によ
りＣＰＵで実行するかは別にしても、２ステツプ余計に
演算処理する必要が存在していた。

従って、演算処理に時間が係るとか、書き込み時と読み
出し時の間に、データ上にトラブルが発生するという危
険も存在すると言う問題が有った。

更に、読み出した値を使用するため、書き込み専用で読
み出しの出来ないレジスタや、書き込みと読み出しで意
味の異なるレジスタではビット処理ができないという問
題も有った。

〔発明が解決しようとする課題］ 本発明は上記した従来技術の欠点を改良し、特定のビッ
トのデータをレジスタ値を読み出すことなく一回の書き
込み動作で、他のビットへの影響なしに書換えする事が
可能なレジスタ回路であって、簡単な構成で、ビット処
理を高速に実行でき、且つコンパクトなレジスタ回路を
提供するものである。

〔課題を解決するための手段］ 本発明は上記した目的を達成するため、以下に記載され
たような基本的技術構成を採用するものである。即ち、
データバスに接続され、書き込み時に該データバスの値
を取り込み保持するラッチ回路と該ラッチ回路の出力を
読み出し時に該データバスに出力するレジスタ読み出し
回路を有するレジスタに於いて、該ラッチ回路の出力を
所定の制御信号により読み出し時以外の時点に於いても
該データバスに出力する第２のレジスタ読み出し回路が
設けられており、且つ該書き込み時のデータが特定の論
理レベルにある時のみ当該レジスタの値が更新される様
に構成されているレジスタ回路である。

〔作　用〕 本発明に於いては、上記した技術構成を採用しているの
で、所定の制御信号を入力することにより、データバス
に供給されるデータが一方の論理レベルにある場合には
常に当該レジスタには当該論理レベルが書き込まれ、又
データバスに供給されるデータが他方の論理レベルにあ
る場合には常に当該レジスタには、該書き込み時以前の
論理レベルが保存されるように作動し、従って、該レジ
スタ回路は、特定のビットに相当するレジスタに一方の
論理レベルのみが書き込まれる。

即ち、本発明に於いては、複数個で構成されたレジスタ
の内の１ビツト、のみを処理しうる様に構成したもので
あるから、ビット処理を高速に実行できるものである。

（実施例〕 以下に本発明に係るレジスタ回路の具体例を図面を参照
しながら、詳細に説明する。

第１図は本発明にかかるレジスタ回路の原理を説明する
図であり、又本発明に係るレジスタ回路の第１の具体例
を示す概略図でもある。

第１図に示すレジスタ回路１は、データバス２に接続さ
れ、書き込み時に該データバス２の値を取り込み保持す
るラッチ回路３と該ラッチ回路３の出力を読み出し時に
該データバス２に出力するレジスタ読み出し回路４を含
むレジスタ回路１に於いて、該ラッチ回路３の出力（Ｑ
）を所定の制御信号Ｘにより、読み出し時以外の時点に
於いても該データバス２に出力する第２のレジスタ読み
出し回路７が設けられており、且つ該書き込み時のデー
タが特定の論理レベルにある時のみ当該レジスタ３の値
が更新される様に構成されているレジスタ回路１である
。

第１図に於いて、該データバス２はそれが対応している
レジスタ３に必要なデータを供給するためのものであっ
て、通常は第１の論理レベル、例えばＨ”レベル、及び
第２の論理レベル、例えばＬ′”レベルの何れかを採る
ものである。

又、該データバスは、予め所定の論理レベルに維持させ
ておき、必要時に一定の論理レベルに変化させる様に構
成したものであっても良い。

例えば、該データバスの論理レベルを何も処理を行わな
い時には“°Ｈ”レベルに設定しておき、該ビットのデ
ータ処理を実行するときに、その論理レベルを“Ｈ”レ
ベルか“Ｌ′”レベルの何れかに変化させる様にしても
良く、所謂プリチャージ方式を採用しても良く、又係る
プリチャージ方式とは逆の論理レベルに設定するもので
有っても良い 本具体例に於けるラッチ回路３は該データバスからの信
号をＤ入力に受け、端子ＣＫに入力される書き込み信号
ＷＲにより該データバスの値を取り込み保持するレジス
クラッチである。

一方、該ラッチ回路３の出力Ｑと該データバス２との間
に該ラッチ回路３の出力を読み出し時に該データバス２
に出力するレジスタ読み出し回路４と該ラッチ回路３の
出力（Ｑ）を所定の制御信号Ｘにより、読み出し時以外
の時点に於いても該データバス２に出力する第２のレジ
スタ読み出し回路７とが設けられている。

該レジスタ読み出し回路４は例えば、一方の入力が該ラ
ッチ回路３の出力（Ｑ）に接続され、又他の入力が読み
出し信号ＲＤに接続された２人力ＮＯＲ回路６の出力を
該データバス２と接地との間に接続されたトランジスタ
５のゲートに接続させた回路構成を採用するもので有っ
ても良い。

又、本具体例に於ける他のレジスタＦｔ、ｈ出し回路７
は例えば、一方の入力が該ラッチ回路３の出力（Ｑ）に
接続され、又他の入力が所定のビット処理を行いたい場
合ｔこ使用される制御信号Ｘが人力される２人力ＮＯＲ
回路９の出力を該データバス２と接地との間に接続され
たトランジスタ８のゲートに接続させた回路構成を採用
するもので有っても良い。

該レジスタＦ’Ｅ　ｃ’ｊ出し回路４と７とは第１図に
示す様に別々に回路を形成するもので有っても良く、又
咳出力手段７の２人力ＮＯＲ回路９の出力を該出力手段
４の２人力ＮＯＲ回路６の読み出し信号ＲＤ入力端子に
接続して一体に構成したもので有っても良い。

更に、本具体例で使用される制御信号Ｘは特別に構成さ
れた制御回路から供給さるもので有っても良く、前記書
き込み信号ＷＲを制御信号Ｘとして使用するもので有っ
ても良い。

次に、本具体例に於ける回路の動作を説明する。

本発明に於いては、前記した従来技術の欠点を改善する
為、成る複数のビットから構成されているレジスタのあ
る特定のビットのみを処理したい場合に、その特定のビ
ット以外のビットが仮に処理操作前にはデータが１であ
ったとすると、これが他の特定のビットを処理した時に
間違って０に変化しない様に機能すれば良い。

そこで、本来はその特定のビット以外のビットには書き
込み処理を行わない事が望ましいが、コンピュータは全
てのビットに同時に書き込みを行う操作をする関係から
、特定のビットのみに書き込みを実行することが出来な
いので、本発明に於いては上記の書き込み時にレジスタ
に格納されているデータを書き込みデータとして当該レ
ジスタに戻してやると言う操作を行うものである。

つまり、本発明に於いては、書き込み処理時に書キ込み
データとして、当該レジスタに格納されているデータを
改めて書き込むものである。

従って、本発明に於いては、該レジスタ回路は通常処理
時には、決められたプログラムに沿って操作を実行する
が、上記の様に特定のビットのみを処理しようとする場
合には、ビット処理指示信号を使用して、当該特定のビ
ットに格納されているデータを再度当該レジスタに書き
込む操作を行うものである。

今、第１図に於いて、該データバスが例えば、プリチャ
ージ方式に設定されていて、通常時には、該データバス
の論理レベルは“Ｈ”となる様に構成されているものと
する。

従って、該レジスタ読み出し回路４に於ける２人力ＮＯ
Ｒ回路６の読み出し信号ＲＤ端子に読み出し信号ＲＤが
入力された時に、該ラッチ回路３に格納されているデー
タがＯの場合に該データバスの論理レベルを“Ｈｏ“か
ら°“Ｌ”に変化させる様に構成されている。

更に本具体例では、例えば書き込み信号ＷＲと同じタイ
ミングで出力される制御信号Ｘが該第２のレジスタ読み
出し回路７に於ける２人力ＮＯＲ回路９０制御信号入力
端子に入力された時にも、該ラッチ回路３に格納されで
いるデータがＯの場合に該データバスの論理レベルを“
°Ｈ゛から“′Ｌ“に変化させる様に構成されている。

係る第２のレジスタ読み出し回路７により、書き込み時
にも該データバスの駆動を可能にする事により、０飲み
書き込み可能なレジスタを実現することが出来る。

前記構成のレジスタにおいては書き込みデータが０の場
合には書き込み前のレジスタ値にかかわらず外部よりデ
ータバス２が“′Ｌ”°に駆動されるためレジスクラッ
チ３には常に０が書き込まれる。

また、書き込みデータが１で書き込み前のレジスタ値が
Ｏの場合は第２のレジスタ読み出し回路７によりデータ
バスが“Ｌ　”に駆動されるためやはりＯがレジスクラ
ッチ３に書き込まれる。又書き込みデータカ月で書き込
み前のレジスタ値も１の場合はデータバス２は“Ｌ″に
駆動されないため１がレジスタラッチ３に占き込まれる
。この動作により吉き込みデータが０の場合には常に０
が書き込まれ、書き込みデータが１のばあいには書き込
み前の値が保存される。つまり、０のみ書き込み可能な
レジスタを構成することができる。

即ち、本具体例においては、データバス上に於いて、コ
ンピュータから供給されるデータと当該レジスタから該
レジスタ読み出し回路を介してデータバス２に帰還せし
められるデータ七が干渉しあう場合があるが、係る場合
にはＯのデータが優先すると言う原則を採用して、当該
干渉を排除している。

上記した様な構成を有するレジスタ回路を複数個組み合
わせることにより、適宜のビット数を持つレジスタであ
って、特定のビットのみを他のビットに影響を及ぼすこ
となく処理しうるレジスタ回路が形成しえるものである
。

上記した具体例に於いて、レジスタ読み出し回路４と第
２のレジスタ読み出し回路７の入力信号を負論理で説明
しであるが、逆の論理を用い得ることは言うまでもない
。

又、本具体例に於いては、該データバス２をプリチャー
ジ方式に設定した例を説明したが、該データバスの論理
レベルを予め°“Ｌ′“に設定する方式を用いることも
可能である。

更に、本具体例に於いては、Ｏのデータが優先する方式
を採用し、０のみ書込可能なレジスタを構成しているが
、１のデータを優先する方式を採用し、１のみ書込可能
なレジスタを構成する事も可能である。

第２図は本発明に係る他の具体例を説明する図である。

第２図の具体例は、基本的な構成は第１図のものと同じ
であるが、第１図に於ける第１のレジスタ読み出し回路
４と第２のレジスタ読み出し回路７とを一体化したもの
であり、　又、特に本発明に係るレジスタ回路をマイク
ロコンピュータの周辺回路に使用される割り込みフラグ
回路に於いて割り込み条件の成立により発生ずるセット
信号Ｙによりセットされ、コンピュータＣＰｔＪからの
Ｏ信号の書き込みによってクリアされる回路に応用した
ものである。

第２図に於いて、ラッチ回路３”は第１図のラッチ回路
３にセット機能が付加されたものであり、又、レジスタ
読み出し回路１０は第１図における第１と第２のレジス
タ読み出し回路４．７を一体化したものであって、一方
の入力に読み出し信号ＲＤが入力され、又他の入力には
前記制御信号Ｘに入力される２人力ＮＯＲ回路１２の出
力が一方の入力に接続され、又他の入力が該ラッチ回路
３゜の出力（Ｑ）に接続された２人力ＮＯＲ回路１１の
出力を該データバス２と接地との間に接続されたトラン
ジスタ１３のゲートに接続させた回路構成を採用するも
のである。

該レジスタ読み出し回路１０は、例えば該データバス２
がプリチャージ方式に設定されている場合に、該ラッチ
回路３“の出力が０の場合に書き込み信号ＷＲと同時に
発生する制御信号Ｘか、読み出し信号ＲＤにより該デー
タバス２の論理レベルを“Ｌ”に駆動する回路である。

尚、第２図において、トランジスタ１４はプリチャージ
回路を構成しており、プリチャージ信号Ｐの入力タイミ
ングでデータバス２の論理レベルを“’Ｈ°°に駆動す
る機能を有し、又、トランジスタ１５とインバータ１６
とから構成される回路１７は書き込みデータがＯの書き
込み時にデータバスの論理レベルを“Ｌ゛レヘル駆動す
るデータ出力回路である。

この回路の動きを以下に示す。書き込みデータがＯの場
合はデータ出力回路１７により、書き込み前のレジスタ
値がＯの場合にはレジスタ読み出し回路１０によりデー
タバス２がＬ”に駆動される。しかし書き込みデータが
１で書き込み前のレジスタ値も１の場合はデータバス２
はプリチャージ期間にプリチャージ回路１４により駆動
されたＨレベルを保持したままである。このためレジス
タラッチ３°に書き込まれる値は書き込みデータがＯの
場合には常に０であるが、吉き込みデータが１のばあい
には書き込み前の値が保存される。

この形式のレジスタは、レジスタ中のあるビットを操作
する場合に同一レジスタ中にある無関係なビットの書き
込みデータを１にしておけば影響を受けないという特徴
をもつ。

第３図は本発明にかかるレジスタ回路の他の具体例を示
したものである。

本具体例に於いては、レジスタ読み出し回路２０が第２
図の具体例より更に複雑に構成されている。

即ち、本具体例に於けるラッチ回路３°°は第１図のラ
ッチ回路３と同一の構成を有しているが、該レジスタ読
み出し回路２０は、書き込み信号ＷＲと制御信号Ｘとを
入力とするＡＮＤ回路２４の出力が一方の入力に接続さ
れ、他方の入力に読み出し信号ＲＤが入力される２人力
ＮＯＲ回路２３を設け、更に該２人力ＮＯＲ回路２３の
出力が一方の入力に接続され、又他の入力が該ラッチ回
路３″の出力（Ｑ）に接続された２人力ＮＯＲ回路２２
の出力を該データバス２と接地との間に接続されたトラ
ンジスタ２１のゲートに接続させた回路構成を採用する
ものである。

係る構成を採用する事によって、レジスタ読み出し回路
２０に入る書き込み信号ＷＢがビット処理指定信号Ｘが
出ている時にのみ有効になり、これにより通常の書き込
み時には書き込みデータにかかわらずレジスタの値が書
き換え可能で、ビット処理の指定信号の出力時には書き
込み時には書き込みデータがＯの場合にのみレジスタ３
”の値が書き換え可能なレジスタとなりビットクリア命
令でクリアしたいビットにのみ０を出力するＣＰＵと組
み合わせればビット処理に最適の構成となる。

本具体例に於いては、上記した様な構成を有するレジス
タ回路を複数個組み合わせることにより、適宜のビット
数を持つレジスタであって、然も一つの制御信号Ｘを出
力するだけで、特定のビットのみを他のビットに影響を
及ぼすことなく処理しうるレジスタ回路が形成しえるも
のである。

例えば、第３図に示されたレジスタが４個配列されて４
ビツトのデータ処理を実行する場合を考える。

そこで、令弟２番目のビットのみを書き換えたい時に、
例えばリセットしたいような場合に、第１乃至第４のレ
ジスタ３゛にそれぞれ接続されているデータバス２の内
、第２番目のレジスタに接続されているデータバスの論
理レベルをＯとし、他の全てのデータバスの論理レベル
を１にセ・ントする。

次いで全ての回路の制御信号Ｘに共通に１を入力するこ
とによって、当該第２番目のレジスタのデータのみが書
き換えられ、他のレジスタのデータはそのまま保持され
る。

〔効　果］ 以上説明したように、本発明により外部例えばＣＰＵか
らの書き込みデータが特定の値例えば１の場合にはレジ
スタの値を保持し、０の場合にのみ書き込みが可能なレ
ジスタを節単に構成することができる。又その逆も可能
である。このレジスタを使用することにより、レジスタ
値を読み出すことなく一回の書き込み動作で指定のビッ
トをクリアできるレジスタ群が提供でき、ビット処理が
高速でかつコンパクトなマンコンを実現できる。

【図面の簡単な説明】

第１図は本発明に係るレジスタ回路の原理説明図であり
、又本発明に係るレジスタ回路の一具体例を示す図であ
る。 第２図は本発明に係るレジスタ回路の他の具体例を示す
図である。 第３図は本発明に係るレジスタ回路の他の具体例を示す
図である。 １・・・レジスタ回路、　　　２・・・データバス、３
．３゛、３”・・・ラッチ回路、 ４．１０．２０・・・第１のレジスタ読み出し回路、５
．８．１３．２１・・・トランジスタ、６．９．１１．
１２．２２．２３・・・２人力ＮＯＲ回路、 ７・・・第２のレジスタ読み出し回路、１４・・・プレ
チャージ回路、 １７・・・データ出力回路、２４・・・ＡＮＤ回路。 本発明の他の具体例を示す図 ＄３図

Claims (1)

1. 【特許請求の範囲】 １、データバスに接続され、書き込み時に該データバス
   の値を取り込み保持するラッチ回路と該ラッチ回路の出
   力を読み出し時に該データバスに出力するレジスタ読み
   出し回路を有するレジスタに於いて、該ラッチ回路の出
   力を所定の制御信号により読み出し時以外の時点に於い
   ても該データバスに出力する第２のレジスタ読み出し回
   路が設けられており、且つ該書き込み時のデータが特定
   の論理レベルにある時のみ当該レジスタの値が更新され
   る様に構成されている事を特徴とするレジスタ回路。 ２、該所定の制御信号が、特定のビットを処理する為の
   ビット処理指示信号であり、該レジスタ回路は通常の書
   き込み時には、書き込みデータに係わらずレジスタの値
   が更新され、又ビット処理時にはレジスタへの書き込み
   データが、第１の論理レベルにある時のみ当該レジスタ
   の値が更新され、第２の論理レベルにある時には該レジ
   スタの値が保持される様に構成されている事を特徴とす
   る請求項１記載のレジスタ回路。 ３、請求項２記載の単位レジスタ回路を複数個接続した
   レジスタ回路であって、ビット処理時に該ビット処理指
   示信号を入力するとともに、該データバスの特定のビッ
   トには第１の論理レベルを出力させ、該データバスの他
   のビットには第２の論理レベルを出力させる様に構成さ
   れている事を特徴とするマイクロコンピュータ。