JPH06332696A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH06332696A JPH06332696A JP5118387A JP11838793A JPH06332696A JP H06332696 A JPH06332696 A JP H06332696A JP 5118387 A JP5118387 A JP 5118387A JP 11838793 A JP11838793 A JP 11838793A JP H06332696 A JPH06332696 A JP H06332696A
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- JP
- Japan
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- bit
- data
- address
- word
- bits
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Abstract
(57)【要約】
【目的】 ビットアドレッシングモードを設けて、１命
令でビットデータの書き換えができるようにするととも
に、ビット割り振りの仕様変更が発生してもプログラム
の修正を容易にする。 【構成】 ビットアドレスを出力する回路(命令解釈実
行回路２)と、Ｉ／Ｏポート(記憶素子)４のうちビット
アドレスで指定されるビットのみを能動状態にするセレ
クタ３と、Ｉ／Ｏポートへの書き込みのときに演算レジ
スタの予め決められたビットをデータバスのすべてのビ
ットに展開するバッファ５と、読み出しのときにデータ
バスのうちビットアドレスで指定されるビットを演算レ
ジスタの予め決められたビットに入力するマルチプレク
サ６を具備したマイクロコンピュータ。
令でビットデータの書き換えができるようにするととも
に、ビット割り振りの仕様変更が発生してもプログラム
の修正を容易にする。 【構成】 ビットアドレスを出力する回路(命令解釈実
行回路２)と、Ｉ／Ｏポート(記憶素子)４のうちビット
アドレスで指定されるビットのみを能動状態にするセレ
クタ３と、Ｉ／Ｏポートへの書き込みのときに演算レジ
スタの予め決められたビットをデータバスのすべてのビ
ットに展開するバッファ５と、読み出しのときにデータ
バスのうちビットアドレスで指定されるビットを演算レ
ジスタの予め決められたビットに入力するマルチプレク
サ６を具備したマイクロコンピュータ。
Description
【０００１】
【産業上の利用分野】本発明は、機器に組込まれて使用
される機器制御用マイクロコンピュータに関するもので
ある。
される機器制御用マイクロコンピュータに関するもので
ある。
【０００２】
【従来の技術】機器制御の複雑化に伴い、制御用のマイ
クロコンピュータを内蔵する機器が増加している。機器
製造での部品点数削減のために、マイクロコンピュータ
内に多くの周辺回路を取り込んだマイクロコンピュータ
が使用されるのが一般的である。代表的な周辺回路とし
てはタイマーやシリアル通信ポート、パラレル入出力ポ
ートなどがある。また、これらの周辺回路へのデータの
読み書きは、メモリへの読み書きと同様にワード単位
(例えば、８ビットマイコンならば１バイト)で行ってい
た。
クロコンピュータを内蔵する機器が増加している。機器
製造での部品点数削減のために、マイクロコンピュータ
内に多くの周辺回路を取り込んだマイクロコンピュータ
が使用されるのが一般的である。代表的な周辺回路とし
てはタイマーやシリアル通信ポート、パラレル入出力ポ
ートなどがある。また、これらの周辺回路へのデータの
読み書きは、メモリへの読み書きと同様にワード単位
(例えば、８ビットマイコンならば１バイト)で行ってい
た。
【０００３】
【発明が解決しようとする課題】しかしながら、マイク
ロコンピュータを使用して機器制御を行うとき、ワード
単位でデータ制御することもあるが、パラレル入出力ポ
ートの各１ビットが異なるオンオフ制御出力信号やセン
サ入力信号に使用されるのが通常である。したがって、
ある１ビットの値を１に設定するには、(1)１ワードの
データを読み出す、(2)読み出されたデータにある１ビ
ットだけが１であるワードデータとＯＲ演算する、(3)
ＯＲされたデータを１ワード書き込む、等のステップを
踏む必要がある。
ロコンピュータを使用して機器制御を行うとき、ワード
単位でデータ制御することもあるが、パラレル入出力ポ
ートの各１ビットが異なるオンオフ制御出力信号やセン
サ入力信号に使用されるのが通常である。したがって、
ある１ビットの値を１に設定するには、(1)１ワードの
データを読み出す、(2)読み出されたデータにある１ビ
ットだけが１であるワードデータとＯＲ演算する、(3)
ＯＲされたデータを１ワード書き込む、等のステップを
踏む必要がある。
【０００４】つまり、以下の問題を有していた。(a)上
記ステップ(1)からステップ(3)までの間は割込み禁止に
しておかないと、不都合の起こる場合がある。すなわ
ち、ステップ(1)を実行後割込みが入り、その割込み処
理内で他のビットのデータを変更したとしても、ステッ
プ(3)で元のデータに戻ってしまう。(b)割込み禁止命令
と割込み許可命令を、すべてのビット変更手順の前後に
用意しなければならないので、プログラムサイズの増大
を招く。(c)割込み禁止命令と割込み許可命令を正しく
入れ忘れたり、修正ミスなどでプログラムの不具合が発
生しやすい。(d)ハードウェアの構成上や配線の都合
上、制御に使用するビットを変更するときプログラムの
修正に大きな労力を要する。すなわち、入出力ポートの
アドレスが変わるとともに、ビットをＯＲしたりＡＮＤ
したりするデータが変わる。(e)プログラムの修正に大
きな労力を要するので、修正ミスによるプログラムの不
具合が発生しやすい。(f)１ワード単位でデータを書き
込むので、そのワードに含まれる制御のためのビットデ
ータの組立てに労力を要する。また、ある１ビットのデ
ータを読み出すときにも、上記(d)，(e)の問題を有して
いた。本発明は上記従来の問題を解決するものであり、
１命令でビットデータの書き換えができ、ビット割り振
りの仕様変更に対してもプログラムの修正が容易なマイ
クロコンピュータを提供することを目的とするものであ
る。
記ステップ(1)からステップ(3)までの間は割込み禁止に
しておかないと、不都合の起こる場合がある。すなわ
ち、ステップ(1)を実行後割込みが入り、その割込み処
理内で他のビットのデータを変更したとしても、ステッ
プ(3)で元のデータに戻ってしまう。(b)割込み禁止命令
と割込み許可命令を、すべてのビット変更手順の前後に
用意しなければならないので、プログラムサイズの増大
を招く。(c)割込み禁止命令と割込み許可命令を正しく
入れ忘れたり、修正ミスなどでプログラムの不具合が発
生しやすい。(d)ハードウェアの構成上や配線の都合
上、制御に使用するビットを変更するときプログラムの
修正に大きな労力を要する。すなわち、入出力ポートの
アドレスが変わるとともに、ビットをＯＲしたりＡＮＤ
したりするデータが変わる。(e)プログラムの修正に大
きな労力を要するので、修正ミスによるプログラムの不
具合が発生しやすい。(f)１ワード単位でデータを書き
込むので、そのワードに含まれる制御のためのビットデ
ータの組立てに労力を要する。また、ある１ビットのデ
ータを読み出すときにも、上記(d)，(e)の問題を有して
いた。本発明は上記従来の問題を解決するものであり、
１命令でビットデータの書き換えができ、ビット割り振
りの仕様変更に対してもプログラムの修正が容易なマイ
クロコンピュータを提供することを目的とするものであ
る。
【０００５】
【課題を解決するための手段】本願発明のマイクロコン
ピュータは、上記目的を達成するため、ワードアドレス
とともにビットアドレスを出力するビットアクセスアド
レッシングモードを有し、ワードアクセスされる記憶素
子のうち前記ビットアドレスで指定されるビットのみを
能動状態にするセレクタを有し、また、ビットアクセス
アドレッシングモードでの記憶素子へのデータの書き込
みのときに演算レジスタのワードデータのうち予め決め
られたビットのデータをデータバスのすべてのビットに
出力するバッファと、ビットアクセスアドレッシングモ
ードでの記憶素子からのデータの読み出しのときに前記
データバスのうちビットアドレスで指定されるビットの
データを前記演算レジスタのワードデータのうち予め決
められたビットに入力するマルチプレクサを具備してい
るものである。
ピュータは、上記目的を達成するため、ワードアドレス
とともにビットアドレスを出力するビットアクセスアド
レッシングモードを有し、ワードアクセスされる記憶素
子のうち前記ビットアドレスで指定されるビットのみを
能動状態にするセレクタを有し、また、ビットアクセス
アドレッシングモードでの記憶素子へのデータの書き込
みのときに演算レジスタのワードデータのうち予め決め
られたビットのデータをデータバスのすべてのビットに
出力するバッファと、ビットアクセスアドレッシングモ
ードでの記憶素子からのデータの読み出しのときに前記
データバスのうちビットアドレスで指定されるビットの
データを前記演算レジスタのワードデータのうち予め決
められたビットに入力するマルチプレクサを具備してい
るものである。
【０００６】
【作用】上記した構成により、ビットアクセスアドレッ
シングモードでは、前記ワードアドレスで指定される記
憶素子のうちセレクタで能動状態にされたビットだけが
読み書きされ、また、バッファは、ビットアクセスアド
レッシングモードでの記憶素子へのデータの書き込みの
ときに演算レジスタのワードデータのうち予め決められ
たビットのデータをデータバスのすべてのビットに出力
し、マルチプレクサは、ビットアクセスアドレッシング
モードでの記憶素子からのデータの読み出しのときに前
記データバスのうちビットアドレスで指定されるビット
のデータを前記演算レジスタのワードデータのうち予め
決められたビットに入力する。
シングモードでは、前記ワードアドレスで指定される記
憶素子のうちセレクタで能動状態にされたビットだけが
読み書きされ、また、バッファは、ビットアクセスアド
レッシングモードでの記憶素子へのデータの書き込みの
ときに演算レジスタのワードデータのうち予め決められ
たビットのデータをデータバスのすべてのビットに出力
し、マルチプレクサは、ビットアクセスアドレッシング
モードでの記憶素子からのデータの読み出しのときに前
記データバスのうちビットアドレスで指定されるビット
のデータを前記演算レジスタのワードデータのうち予め
決められたビットに入力する。
【０００７】
【実施例】以下、本発明を実施例に基づいて説明する。
図１は本発明によるマイクロコンピュータの一実施例の
要部ブロック図である。図１において、１はマイクロコ
ンピュータ、２は命令解釈実行回路、３はセレクタ、４
は記憶素子、５はバッファ、６はマルチプレクサであ
る。いま、ビットアクセス命令の例として、ＳＴＢＩＴ
Ａ，25Ｈ(レジスタＡの最下位ビットの値をビットア
クセスアドレス25Ｈに出力)および ＬＤＢＩＴ Ａ，2
3Ｈ(ビットアクセスアドレス23Ｈの値をレジスタＡの最
下位ビットに入力)の２つの命令を考える。
図１は本発明によるマイクロコンピュータの一実施例の
要部ブロック図である。図１において、１はマイクロコ
ンピュータ、２は命令解釈実行回路、３はセレクタ、４
は記憶素子、５はバッファ、６はマルチプレクサであ
る。いま、ビットアクセス命令の例として、ＳＴＢＩＴ
Ａ，25Ｈ(レジスタＡの最下位ビットの値をビットア
クセスアドレス25Ｈに出力)および ＬＤＢＩＴ Ａ，2
3Ｈ(ビットアクセスアドレス23Ｈの値をレジスタＡの最
下位ビットに入力)の２つの命令を考える。
【０００８】命令解釈実行回路２は、図示しないプログ
ラム格納メモリから逐次命令を読み出し解釈実行する
が、この動作には従来のマイクロコンピュータに用いら
れている技術を適用すればよいので説明は省略する。命
令解釈実行回路２は、読み出した命令がビットアクセス
アドレッシングモードによるアクセス命令ならば、ビッ
トアクセス信号線ＢＡに“１”を出力すとともに、ビッ
トアクセスアドレスの下位３ビットをビットアドレスバ
スＢＰ０〜ＢＰ２に出力する。つまり、ＳＴＢＩＴ
Ａ，25Ｈ命令ならば、アドレスバスに４Ｈ、ビットアド
レスバスに５Ｈを出力し、ＬＤＢＩＴ Ａ，23Ｈ命令な
らば、アドレスバスに４Ｈ、ビットアドレスバスに３Ｈ
を出力する。
ラム格納メモリから逐次命令を読み出し解釈実行する
が、この動作には従来のマイクロコンピュータに用いら
れている技術を適用すればよいので説明は省略する。命
令解釈実行回路２は、読み出した命令がビットアクセス
アドレッシングモードによるアクセス命令ならば、ビッ
トアクセス信号線ＢＡに“１”を出力すとともに、ビッ
トアクセスアドレスの下位３ビットをビットアドレスバ
スＢＰ０〜ＢＰ２に出力する。つまり、ＳＴＢＩＴ
Ａ，25Ｈ命令ならば、アドレスバスに４Ｈ、ビットアド
レスバスに５Ｈを出力し、ＬＤＢＩＴ Ａ，23Ｈ命令な
らば、アドレスバスに４Ｈ、ビットアドレスバスに３Ｈ
を出力する。
【０００９】以下、記憶素子として入出力ポートを例に
とって説明するので、記憶素子４を入出力ポート４と置
き換えて説明する。図１で、入出力ポート(記憶素子)４
がアドレス４Ｈに配置されているとし、ビットアドレス
バスに５Ｈが出力されれば、セレクタ３の出力信号のう
ち５ビット目を選択する信号のみが“１”になり、入出
力ポート(記憶素子)４の５ビット目(Ｂ５)のみが能動状
態になる。同様に、ビットアドレスバスに３Ｈが出力さ
れれば、セレクタ３の出力信号のうち３ビット目を選択
する信号のみが“１”になり、入出力ポート(記憶素子)
４の３ビット目(Ｂ３)のみが能動状態になる。また、セ
レクタ３はビットアクセス信号線ＢＡが“０”のとき
は、すべての出力信号が“１”となり、入出力ポート
(記憶素子)４のすべてのビットが能動状態になる。ま
た、バッファ５は、ビットアクセス信号線ＢＡに“１”
が出力され、かつデータの書き込み動作のときは、内部
データバスの内容(つまりＳＴＢＩＴ Ａ，25Ｈ実行時
はレジスタＡの内容)のうち最下位ビット以外のデータ
の出力を抑止し、最下位ビットの値をすべてのビットに
展開してデータバスに出力する。
とって説明するので、記憶素子４を入出力ポート４と置
き換えて説明する。図１で、入出力ポート(記憶素子)４
がアドレス４Ｈに配置されているとし、ビットアドレス
バスに５Ｈが出力されれば、セレクタ３の出力信号のう
ち５ビット目を選択する信号のみが“１”になり、入出
力ポート(記憶素子)４の５ビット目(Ｂ５)のみが能動状
態になる。同様に、ビットアドレスバスに３Ｈが出力さ
れれば、セレクタ３の出力信号のうち３ビット目を選択
する信号のみが“１”になり、入出力ポート(記憶素子)
４の３ビット目(Ｂ３)のみが能動状態になる。また、セ
レクタ３はビットアクセス信号線ＢＡが“０”のとき
は、すべての出力信号が“１”となり、入出力ポート
(記憶素子)４のすべてのビットが能動状態になる。ま
た、バッファ５は、ビットアクセス信号線ＢＡに“１”
が出力され、かつデータの書き込み動作のときは、内部
データバスの内容(つまりＳＴＢＩＴ Ａ，25Ｈ実行時
はレジスタＡの内容)のうち最下位ビット以外のデータ
の出力を抑止し、最下位ビットの値をすべてのビットに
展開してデータバスに出力する。
【００１０】したがって、ＳＴＢＩＴ Ａ，25Ｈ命令を
実行すると、命令解釈実行回路２は、ビットアクセス信
号線ＢＡに“１”を出力するとともにビットアドレスバ
スＢＰ０〜ＢＰ２に５Ｈを出力し、レジスタＡの最下位
ビットの値をバッファ５に引き渡す。バッファ５は、レ
ジスタＡの最下位ビットの値をワードのすべてのビット
に展開する。セレクタ３は、ビットアドレスバスＢＰ０
〜ＢＰ２の値に示されるビットつまり５ビット目を選択
する信号を“１”にし、入出力ポート(記憶素子)４の５
ビット目(Ｂ５)のみが能動状態になる。そして、命令解
釈実行回路２からのデータ書き込み信号に従って、デー
タバスの５ビット目の値が入出力ポート(記憶素子)４の
５ビット目(Ｂ５)に書き込まれる。このとき、バッファ
５の働きにより、すべてのビットにはレジスタＡの最下
位ビットの値が出力されているので、入出力ポート(記
憶素子)４のＢ５には、レジスタＡの最下位ビットの値
が書き込まれる。
実行すると、命令解釈実行回路２は、ビットアクセス信
号線ＢＡに“１”を出力するとともにビットアドレスバ
スＢＰ０〜ＢＰ２に５Ｈを出力し、レジスタＡの最下位
ビットの値をバッファ５に引き渡す。バッファ５は、レ
ジスタＡの最下位ビットの値をワードのすべてのビット
に展開する。セレクタ３は、ビットアドレスバスＢＰ０
〜ＢＰ２の値に示されるビットつまり５ビット目を選択
する信号を“１”にし、入出力ポート(記憶素子)４の５
ビット目(Ｂ５)のみが能動状態になる。そして、命令解
釈実行回路２からのデータ書き込み信号に従って、デー
タバスの５ビット目の値が入出力ポート(記憶素子)４の
５ビット目(Ｂ５)に書き込まれる。このとき、バッファ
５の働きにより、すべてのビットにはレジスタＡの最下
位ビットの値が出力されているので、入出力ポート(記
憶素子)４のＢ５には、レジスタＡの最下位ビットの値
が書き込まれる。
【００１１】マルチプレクサ６は、ビットアクセス信号
線ＢＡに“１”が出力され、かつデータの読み出し動作
のときは、データバスの最下位ビットの入力を抑止し、
ビットアドレスバスＢＰ０〜ＢＰ２に示される値に対応
するビットのデータを内部データバスの最下位ビットに
出力する。これにより、ＬＤＢＩＴ Ａ，23Ｈ実行時に
はレジスタＡの最下位ビットに読み出される。したがっ
て、ＬＤＢＩＴ Ａ，23Ｈ命令を実行すると、命令解釈
実行回路２は、ビットアクセス信号線ＢＡに“１”を出
力するとともにビットアドレスバスＢＰ０〜ＢＰ２に３
Ｈを出力する。セレクタ３は、ビットアドレスバスＢＰ
０〜ＢＰ２の値に示されるビットつまり３ビット目を選
択する信号を“１”にし、入出力ポート(記憶素子)４の
３ビット目(Ｂ３)のみが能動状態になる。そして、命令
解釈実行回路２からのデータ読み出し信号にしたがっ
て、入出力ポート(記憶素子)４の３ビット目(Ｂ３)がデ
ータバスの３ビット目に読み出される。このとき、マル
チプレクサ６の働きにより、データバスの３ビット目の
値が、内部データバスの最下位ビットに出力されている
ので、入出力ポート(記憶素子)４のＢ３の値が、レジス
タＡの最下位ビットに書き込まれる。
線ＢＡに“１”が出力され、かつデータの読み出し動作
のときは、データバスの最下位ビットの入力を抑止し、
ビットアドレスバスＢＰ０〜ＢＰ２に示される値に対応
するビットのデータを内部データバスの最下位ビットに
出力する。これにより、ＬＤＢＩＴ Ａ，23Ｈ実行時に
はレジスタＡの最下位ビットに読み出される。したがっ
て、ＬＤＢＩＴ Ａ，23Ｈ命令を実行すると、命令解釈
実行回路２は、ビットアクセス信号線ＢＡに“１”を出
力するとともにビットアドレスバスＢＰ０〜ＢＰ２に３
Ｈを出力する。セレクタ３は、ビットアドレスバスＢＰ
０〜ＢＰ２の値に示されるビットつまり３ビット目を選
択する信号を“１”にし、入出力ポート(記憶素子)４の
３ビット目(Ｂ３)のみが能動状態になる。そして、命令
解釈実行回路２からのデータ読み出し信号にしたがっ
て、入出力ポート(記憶素子)４の３ビット目(Ｂ３)がデ
ータバスの３ビット目に読み出される。このとき、マル
チプレクサ６の働きにより、データバスの３ビット目の
値が、内部データバスの最下位ビットに出力されている
ので、入出力ポート(記憶素子)４のＢ３の値が、レジス
タＡの最下位ビットに書き込まれる。
【００１２】本実施例では、説明のためビットアドレッ
シングモードでのデータ読み書き命令が、レジスタＡの
最下位ビットに対して演算されるとしたが、これに限る
ものではなく、例えば、レジスタにステータスレジスタ
を適用し、最下位ビットの代わりにコンディションコー
ドのキャリーフラグを使用するなど多くの変形が考えら
れるのは言うまでもない。また、命令のニーモニック
も、ＳＴＢＩＴ Ａ，25ＨおよびＬＤＢＩＴ Ａ，23Ｈ
のように、ワードアドレスとビットアドレスを１つのオ
ペランドに合成して表現したが、ワードアドレスとビッ
トアドレスを分離し、ＳＴＢＩＴ Ａ，４Ｈ，５Ｈおよ
びＬＤＢＩＴ Ａ，４Ｈ，３Ｈのように表現しても同じ
ことである。つまり、ＳＴＢＩＴ Ａ，ＢＩＴＡＤＤＲ
はＳＴＢＩＴ Ａ，ＢＩＴＡＤＤＲ＆７Ｈ，ＢＩＴＡＤ
ＤＲ／８Ｈのように簡単に変換できる。
シングモードでのデータ読み書き命令が、レジスタＡの
最下位ビットに対して演算されるとしたが、これに限る
ものではなく、例えば、レジスタにステータスレジスタ
を適用し、最下位ビットの代わりにコンディションコー
ドのキャリーフラグを使用するなど多くの変形が考えら
れるのは言うまでもない。また、命令のニーモニック
も、ＳＴＢＩＴ Ａ，25ＨおよびＬＤＢＩＴ Ａ，23Ｈ
のように、ワードアドレスとビットアドレスを１つのオ
ペランドに合成して表現したが、ワードアドレスとビッ
トアドレスを分離し、ＳＴＢＩＴ Ａ，４Ｈ，５Ｈおよ
びＬＤＢＩＴ Ａ，４Ｈ，３Ｈのように表現しても同じ
ことである。つまり、ＳＴＢＩＴ Ａ，ＢＩＴＡＤＤＲ
はＳＴＢＩＴ Ａ，ＢＩＴＡＤＤＲ＆７Ｈ，ＢＩＴＡＤ
ＤＲ／８Ｈのように簡単に変換できる。
【００１３】
【発明の効果】以上、実施例について説明したように本
発明によれば、１命令でビットデータの書き換えができ
るので割込みに対するクリティカル性を排除でき、割込
み禁止と許可の繰り返しによるプログラムサイズの増大
を防ぐことができる。また、割込み禁止命令と割込み許
可命令を正しく入れ忘れたり、修正ミスによるプログラ
ムの不具合をなくすことができる。さらに、ビットアド
レッシングモードを設けることにより、ハードウェアの
構成上や配線の都合上、制御に使用するビットを変更す
るときプログラムの修正も容易になり、仕様変更が発生
しても修正ミスによるプログラムの不具合が発生をなく
すことができる。よって、その実用的効果は大きい。
発明によれば、１命令でビットデータの書き換えができ
るので割込みに対するクリティカル性を排除でき、割込
み禁止と許可の繰り返しによるプログラムサイズの増大
を防ぐことができる。また、割込み禁止命令と割込み許
可命令を正しく入れ忘れたり、修正ミスによるプログラ
ムの不具合をなくすことができる。さらに、ビットアド
レッシングモードを設けることにより、ハードウェアの
構成上や配線の都合上、制御に使用するビットを変更す
るときプログラムの修正も容易になり、仕様変更が発生
しても修正ミスによるプログラムの不具合が発生をなく
すことができる。よって、その実用的効果は大きい。
【図１】本発明の一実施例におけるマイクロコンピュー
タの要部構成図である。
タの要部構成図である。
１…マイクロコンピュータ、 ２…命令解釈実行回路、
３…セレクタ、 ４…記憶素子(入出力ポート)、 ５
…バッファ、 ６…マルチプレクサ。
３…セレクタ、 ４…記憶素子(入出力ポート)、 ５
…バッファ、 ６…マルチプレクサ。
Claims (2)
- 【請求項１】 ワードアドレスとともにビットアドレス
を出力するビットアクセスアドレッシングモードを有
し、ワードアクセスされる記憶素子のうち前記ビットア
ドレスで指定されるビットのみを能動状態にするセレク
タを有し、前記ワードアドレスで指定される前記記憶素
子のうち前記セレクタで能動状態にされたビットだけが
読み書きされることを特徴とするマイクロコンピュー
タ。 - 【請求項２】 ビットアクセスアドレッシングモードで
の記憶素子へのデータの書き込みのときに演算レジスタ
のワードデータのうち予め決められたビットのデータを
データバスのすべてのビットに出力するバッファと、ビ
ットアクセスアドレッシングモードでの記憶素子からの
データの読み出しのときに前記データバスのうちビット
アドレスで指定されるビットのデータを前記演算レジス
タのワードデータのうち予め決められたビットに入力す
るマルチプレクサを具備することを特徴とする請求項１
記載のマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5118387A JPH06332696A (ja) | 1993-05-20 | 1993-05-20 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5118387A JPH06332696A (ja) | 1993-05-20 | 1993-05-20 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06332696A true JPH06332696A (ja) | 1994-12-02 |
Family
ID=14735430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5118387A Pending JPH06332696A (ja) | 1993-05-20 | 1993-05-20 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06332696A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113986985A (zh) * | 2021-12-24 | 2022-01-28 | 深圳市聚能优电科技有限公司 | 能源管理的io读取方法、系统、设备及存储介质 |
-
1993
- 1993-05-20 JP JP5118387A patent/JPH06332696A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113986985A (zh) * | 2021-12-24 | 2022-01-28 | 深圳市聚能优电科技有限公司 | 能源管理的io读取方法、系统、设备及存储介质 |
| CN113986985B (zh) * | 2021-12-24 | 2022-03-11 | 深圳市聚能优电科技有限公司 | 能源管理的io读取方法、系统、设备及存储介质 |
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