JPH04100158A - キャッシュ制御方式 - Google Patents
キャッシュ制御方式Info
- Publication number
- JPH04100158A JPH04100158A JP2217823A JP21782390A JPH04100158A JP H04100158 A JPH04100158 A JP H04100158A JP 2217823 A JP2217823 A JP 2217823A JP 21782390 A JP21782390 A JP 21782390A JP H04100158 A JPH04100158 A JP H04100158A
- Authority
- JP
- Japan
- Prior art keywords
- cache
- memory
- main memory
- space
- control flag
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0842—Multiuser, multiprocessor or multiprocessing cache systems for multiprocessing or multitasking
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0888—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using selective caching, e.g. bypass
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
タスクに対応づけてキャッシュを行うキャッシュ制御方
式に関し、 タスクが使用する空間毎にキャッシュ制御フラグを設け
て０Ｎ１０ＦＦ設定し、リアルタイム処理などの高速処
理の必要の高いタスクについてキャッシュメモリを優先
的に使用し、高速処理可能にすることを目的とし、 メインメモリにロードしたタスクの領域（あるいは空間
）毎にキャッシュを行うか否かを表すキャッシュ制御フ
ラグをそれぞれ設け、タスクのメインメモリへのロード
時などに上記キャッシュ制御フラグをＯＮあるいはＯＦ
Ｆに設定し、アクセス時に、当該アクセスがキャッシュ
制御フラグのＯＮのメインメモリの領域（あるいは空間
）のときにキャッシュメモリに対してキャッシュ動作を
行い、ＯＦＦのメインメモリの領域（あるいは空間）の
ときにキャッシュメモリに対するキャッシュ動作を抑止
するように構成する。
式に関し、 タスクが使用する空間毎にキャッシュ制御フラグを設け
て０Ｎ１０ＦＦ設定し、リアルタイム処理などの高速処
理の必要の高いタスクについてキャッシュメモリを優先
的に使用し、高速処理可能にすることを目的とし、 メインメモリにロードしたタスクの領域（あるいは空間
）毎にキャッシュを行うか否かを表すキャッシュ制御フ
ラグをそれぞれ設け、タスクのメインメモリへのロード
時などに上記キャッシュ制御フラグをＯＮあるいはＯＦ
Ｆに設定し、アクセス時に、当該アクセスがキャッシュ
制御フラグのＯＮのメインメモリの領域（あるいは空間
）のときにキャッシュメモリに対してキャッシュ動作を
行い、ＯＦＦのメインメモリの領域（あるいは空間）の
ときにキャッシュメモリに対するキャッシュ動作を抑止
するように構成する。
本発明は、タスクに対応づけてキャッシュを行うキャッ
シュ制御方式に関するものである。
シュ制御方式に関するものである。
〔従来の技術と発明が解決しようとする課８］マルチタ
スクソステムは、タイマなどによっである時間経通した
ときに割り込みによって、あるいはＩ１０アクセス中な
どのＣＰＵタイムを消費しないシーケンスが開始された
ことによって、タスクを切り替える。このタスクの切り
替えによって、メインメモリをアクセスする領域が代わ
り、時間的、空間的な局所性が損なわれ、キャッシュメ
モリに対するミスヒツトが増大して結果的にリプレース
が多発し、キヤノンユによるノステムの性能向上が半減
してしまうという問題があった。
スクソステムは、タイマなどによっである時間経通した
ときに割り込みによって、あるいはＩ１０アクセス中な
どのＣＰＵタイムを消費しないシーケンスが開始された
ことによって、タスクを切り替える。このタスクの切り
替えによって、メインメモリをアクセスする領域が代わ
り、時間的、空間的な局所性が損なわれ、キャッシュメ
モリに対するミスヒツトが増大して結果的にリプレース
が多発し、キヤノンユによるノステムの性能向上が半減
してしまうという問題があった。
本発明は、タスクが使用する空間毎にキャッシュ制御フ
ラグを設けてＯ’、：１０ Ｆ Ｆ設定し、リアルタイ
ム処理などの高速処理の必要の高いタスクについてキャ
ッシュメモリを優先的に使用し、高速処理可能にするこ
とを目的としている。
ラグを設けてＯ’、：１０ Ｆ Ｆ設定し、リアルタイ
ム処理などの高速処理の必要の高いタスクについてキャ
ッシュメモリを優先的に使用し、高速処理可能にするこ
とを目的としている。
第１図および第２図を参照して課題を解決するための手
段を説明する。
段を説明する。
第１図において、メインメモリｌは、タスクなどをロー
ドする領域（空間）である。
ドする領域（空間）である。
キャッシュ制御フラグ２は、メインメモリ１にロードし
たタスクの領域（空間）毎にキャッシュを行うか否かを
表すフラグである。
たタスクの領域（空間）毎にキャッシュを行うか否かを
表すフラグである。
キャッシュメモリ４は、キャッシュを行うだめのメモリ
である。
である。
第２図において、メインメモリ１は、タスクなどをロー
ドするＳＩＩ域（空間）である。
ドするＳＩＩ域（空間）である。
キャッシュ制御フラグ２は、メインメモリ１にロードし
たタスクの領域（空間）毎に、キャッシュメモリ４の各
ウェイに対応づけてキヤノンユを行うか否かを表すフラ
グである。
たタスクの領域（空間）毎に、キャッシュメモリ４の各
ウェイに対応づけてキヤノンユを行うか否かを表すフラ
グである。
キャッシュメモリ４は、キャッシュを行うためのメモリ
であって、並行してアクセス可能な複数のウェイから構
成されるメモリである。
であって、並行してアクセス可能な複数のウェイから構
成されるメモリである。
本発明は、第１閲に示すように、タスクのメインメモリ
１へのロート時などにキヤノンユ制４’ｆＥフラグ２を
ＯＮあるいは○ＦＦＩこ設定し、アクセス時に、当該ア
クセスがキャッシュ制御フラグ２のＯＮのメインメモリ
１の領域（空間）のときにキャッシュメモリ４に対して
キャノソユ動作を行い、ＯＦＦのメインメモリ１の領域
（空間）のときにキャッシュメモリ４に対するキャッシ
ュ動作を抑止する。敦だ、第２図に示すように、タスク
のメインメモリＩへのロード時などにキャッシュ制御フ
ラグ２をＯＮあるいはＯＦＦに設定し、アクセス時に、
当該アクセスがキ＾ノン二制御フラグ２のＯＮのメイン
メモリ１の領域（空間）のときにキャッシュメモリ４の
ＯＸのウェイに対してキャッシュ動作を行い、ＯＦＦの
ウェイに対してキャッシュ動作を抑止する。
１へのロート時などにキヤノンユ制４’ｆＥフラグ２を
ＯＮあるいは○ＦＦＩこ設定し、アクセス時に、当該ア
クセスがキャッシュ制御フラグ２のＯＮのメインメモリ
１の領域（空間）のときにキャッシュメモリ４に対して
キャノソユ動作を行い、ＯＦＦのメインメモリ１の領域
（空間）のときにキャッシュメモリ４に対するキャッシ
ュ動作を抑止する。敦だ、第２図に示すように、タスク
のメインメモリＩへのロード時などにキャッシュ制御フ
ラグ２をＯＮあるいはＯＦＦに設定し、アクセス時に、
当該アクセスがキ＾ノン二制御フラグ２のＯＮのメイン
メモリ１の領域（空間）のときにキャッシュメモリ４の
ＯＸのウェイに対してキャッシュ動作を行い、ＯＦＦの
ウェイに対してキャッシュ動作を抑止する。
従って、タスクが使用する領域（空間）毎ｔこキャッシ
ュ制御フラグ２を設けて○＼１０ＦＦ設定してキャッシ
ュ動作を行う、抑止することにより、リアルタイム処理
などの高速処理の必要性の高いタスクについてキャッシ
ュメモリ４を優先的に使用して高速処理を行うことが可
能となる。
ュ制御フラグ２を設けて○＼１０ＦＦ設定してキャッシ
ュ動作を行う、抑止することにより、リアルタイム処理
などの高速処理の必要性の高いタスクについてキャッシ
ュメモリ４を優先的に使用して高速処理を行うことが可
能となる。
次に、第１図から第５図を用いて本発明の実施例の構成
および動作を順次詳細に説明する。
および動作を順次詳細に説明する。
第１図は、本発明の１実施例構成図を示す。これは、タ
スクをロードするメインメモリ１のｅＴＪ域（空間）に
対応づけてキャッシュ制御フラグ２を設けた場合である
。
スクをロードするメインメモリ１のｅＴＪ域（空間）に
対応づけてキャッシュ制御フラグ２を設けた場合である
。
第１図において、メインメモリ１は、Ｏ３（オペレーテ
ィングシステム）、タスクなどをロードする領域（仮想
空間のうちの１つの空間）である。
ィングシステム）、タスクなどをロードする領域（仮想
空間のうちの１つの空間）である。
キャッシュ制御フラグ２は、メインメモリ１にロートし
たタスクの領域（空間）毎にキャッシュを行うか否かを
表すフラグであって、ＯＮのときにキャッシュを行い、
ＯＦＦのときにキャッシュを抑止するためのフラグであ
る。
たタスクの領域（空間）毎にキャッシュを行うか否かを
表すフラグであって、ＯＮのときにキャッシュを行い、
ＯＦＦのときにキャッシュを抑止するためのフラグであ
る。
キャッシュコントローラ３は、キャッシュメモリ４を制
御してキャッシュを行うものである。例えばリード時に
キャッシュメモリ４を構成するタグメモリを検索してヒ
ツトしたときにキャッシュメモリからリードしたデータ
をアクセス要求元に転送し、ミスヒツトしたときにメイ
ンメモリｌの８亥当するアドレスからデータを読みだし
てキャッシュメモリに格納すると共にアクセス要求元に
転送したりするものである。
御してキャッシュを行うものである。例えばリード時に
キャッシュメモリ４を構成するタグメモリを検索してヒ
ツトしたときにキャッシュメモリからリードしたデータ
をアクセス要求元に転送し、ミスヒツトしたときにメイ
ンメモリｌの８亥当するアドレスからデータを読みだし
てキャッシュメモリに格納すると共にアクセス要求元に
転送したりするものである。
キャッシュメモリ４は、ヒツト／ミスヒツトを判別する
タグメモリ、データを格納するメモリ（キャッシュメモ
リ）から構成されるものである。
タグメモリ、データを格納するメモリ（キャッシュメモ
リ）から構成されるものである。
１）０５は、各種入出力を行う入出力装置である。
ＣＰＵ６は、メインメモリ１にロードされたプログラム
をもとに各種制御を行うものである。
をもとに各種制御を行うものである。
第２図は、本発明の他の実施例構成図を示す。
これは、タスクをロードするメインメモリ１の領域（空
間）について、キャッシュメモリ４のウェイのいずれに
キャッシュを行うか否かをキャッシュ制御フラグ２によ
って制御するようにした場合のものである。
間）について、キャッシュメモリ４のウェイのいずれに
キャッシュを行うか否かをキャッシュ制御フラグ２によ
って制御するようにした場合のものである。
第２図において、キャッシュ制御フラグ２は、メインメ
モリ１にロードしたタスクの領域（空間）について、キ
ャッシュメモリ４のウェイのいずれにキャッシュを行う
か否かを表すフラグである。ＯＮのウェイのキャッシュ
メモリ４にキャッシュを行い、０ＦＦＯウエイのキャッ
シュメモリ４にキャッシュを抑止するためのフラグであ
る。
モリ１にロードしたタスクの領域（空間）について、キ
ャッシュメモリ４のウェイのいずれにキャッシュを行う
か否かを表すフラグである。ＯＮのウェイのキャッシュ
メモリ４にキャッシュを行い、０ＦＦＯウエイのキャッ
シュメモリ４にキャッシュを抑止するためのフラグであ
る。
キャッシュコントローラ３は、キャッシュメモリ４を制
御してキャッシュを行うものである。
御してキャッシュを行うものである。
次に、第３図を用いてキャッシュ制御フラグ２の設定に
ついて詳細に説明する。
ついて詳細に説明する。
第３図において、■は、タスク起動要求を行う。
＠は、メインメモリ１へ割り当てロードする。
これは、タスクを第１図メインメモリｌの領域（あるい
は空間）に割り当て、この割り当てた領域（空間）にロ
ードする。
は空間）に割り当て、この割り当てた領域（空間）にロ
ードする。
０は、優先レベル・高いか否かを判別する。これは、タ
スクの優先レベルが高いか否かを判別（例えばリアルタ
イム処理は高く、ハツチ処理は低く判別）する。ＹＥＳ
の場合（例えば優先レベルの高いリアルタイム処理の場
合）には、■でロードした領域に対応する（ウェイ毎の
）キャッシュ制御フラグ２をセットする。これは、第１
図の場合には、タスクをロードしたメインメモリ１の領
域（空間）のキャッシュ制御フラグ２を０＼にセントす
る。第２図の場合には、タスクをロードしたメインメモ
リ１の領域（空間）に対応する、キャッシュメモリ４の
該当するウェイのキャッシュ制御フラグ２をＯＮにセッ
トする。一方、＼Ｏの場合には、キャッシュ制御フラグ
２をＯＦＦのまま、即ちキャッシュを抑止したままにし
、■を行う。
スクの優先レベルが高いか否かを判別（例えばリアルタ
イム処理は高く、ハツチ処理は低く判別）する。ＹＥＳ
の場合（例えば優先レベルの高いリアルタイム処理の場
合）には、■でロードした領域に対応する（ウェイ毎の
）キャッシュ制御フラグ２をセットする。これは、第１
図の場合には、タスクをロードしたメインメモリ１の領
域（空間）のキャッシュ制御フラグ２を０＼にセントす
る。第２図の場合には、タスクをロードしたメインメモ
リ１の領域（空間）に対応する、キャッシュメモリ４の
該当するウェイのキャッシュ制御フラグ２をＯＮにセッ
トする。一方、＼Ｏの場合には、キャッシュ制御フラグ
２をＯＦＦのまま、即ちキャッシュを抑止したままにし
、■を行う。
■は、タスクを起動する。
以上の処理によって、タスクをメインメモリ１にロード
するときに、第１図構成の場合には優先度の高いタスク
についてキャッシュ制御フラグ２をＯＮにセットしてキ
ャッシュを行うようにし、また、第２図構成の場合には
優先度の高いタスクについて、キャッシュメモリ４の該
当するウエイのキャッシュ制御フラグ２をＯＮにセット
してキヤ・７シユを行うようにしている。
するときに、第１図構成の場合には優先度の高いタスク
についてキャッシュ制御フラグ２をＯＮにセットしてキ
ャッシュを行うようにし、また、第２図構成の場合には
優先度の高いタスクについて、キャッシュメモリ４の該
当するウエイのキャッシュ制御フラグ２をＯＮにセット
してキヤ・７シユを行うようにしている。
次に、第４図を用いてキャッシュ動作およびキャッシュ
動作の抑止について詳細に説明する。
動作の抑止について詳細に説明する。
第４閏において、■は、アドレス情報取得する。
これは、第３図フローチャートによってメインメモリ１
にロードしたタスクを起動し、実行時におけるメインメ
モリ１へのアクセスのアドレス情報を取得する。
にロードしたタスクを起動し、実行時におけるメインメ
モリ１へのアクセスのアドレス情報を取得する。
■は、キャンシュ制御フラグ２がＯＮ領域か否かを判別
する。これは、第１図構成の場合には、タスクがアクセ
スしたメインメモリ１の領域（空間）のキャッシュ制御
フラグ２がＯＮか否かを判別する。第２図構成の場合に
は、タスクがアクセスしたメインメモリｌの領域（空間
）のうちのいずれかのキャンシュメモリ４のウェイのキ
ャッシュ制御フラグ２がＯＮか否かを判別する。ＹＥＳ
の場合には、キャッシュ動作を行う。Ｎｏの場合には、
キャッシュ動作を抑止する。
する。これは、第１図構成の場合には、タスクがアクセ
スしたメインメモリ１の領域（空間）のキャッシュ制御
フラグ２がＯＮか否かを判別する。第２図構成の場合に
は、タスクがアクセスしたメインメモリｌの領域（空間
）のうちのいずれかのキャンシュメモリ４のウェイのキ
ャッシュ制御フラグ２がＯＮか否かを判別する。ＹＥＳ
の場合には、キャッシュ動作を行う。Ｎｏの場合には、
キャッシュ動作を抑止する。
以上の処理によって、第１図構成のもとで、タスクがア
クセスしたメインメモリ１の領域（空間）のキャッシュ
制御フラグ２がＯＮのときにキャッシュ動作を行い、Ｏ
ＦＦのときにキャッシュ動作を抑止することにより、リ
アルタイム処理などの優先レベルの高いタスクについて
キャッシュメモリ４を優先的に使用して高速に処理を行
うことが可能となる。また、第２図構成のもとで、タス
クがアクセスしたメインメモリ１の領域（空間）につい
て・キャッシュメモリ４のウェイのキャッシュ制ｊ升フ
ラグ２がＯＮのときに当；亥ウェイに対してキャッシュ
動作を行い、ＯＦＦのウェイにキャッシュ動作を抑止す
ることにより、リアルタイム処理などの優先レベルの高
いタスクについてキャッシュメモリ４のウェイを優先的
に使用して高速に処理を行うことが可能となる。
クセスしたメインメモリ１の領域（空間）のキャッシュ
制御フラグ２がＯＮのときにキャッシュ動作を行い、Ｏ
ＦＦのときにキャッシュ動作を抑止することにより、リ
アルタイム処理などの優先レベルの高いタスクについて
キャッシュメモリ４を優先的に使用して高速に処理を行
うことが可能となる。また、第２図構成のもとで、タス
クがアクセスしたメインメモリ１の領域（空間）につい
て・キャッシュメモリ４のウェイのキャッシュ制ｊ升フ
ラグ２がＯＮのときに当；亥ウェイに対してキャッシュ
動作を行い、ＯＦＦのウェイにキャッシュ動作を抑止す
ることにより、リアルタイム処理などの優先レベルの高
いタスクについてキャッシュメモリ４のウェイを優先的
に使用して高速に処理を行うことが可能となる。
第５図は、本発明に係るウェイ許容割り当てテーブル例
を示す。これは、第２図に示すようにキャンシメモリ４
を４ウエイとし、これらの４ウエイに対応づけてキャッ
シュ制御フラグ２をそれぞれ設け、キャッシュを行う／
キャ、ンユを抑止するときに、キャッシュ制御フラグ２
をＯＮにする許容する組合せを予め設定したテーブルで
ある。
を示す。これは、第２図に示すようにキャンシメモリ４
を４ウエイとし、これらの４ウエイに対応づけてキャッ
シュ制御フラグ２をそれぞれ設け、キャッシュを行う／
キャ、ンユを抑止するときに、キャッシュ制御フラグ２
をＯＮにする許容する組合せを予め設定したテーブルで
ある。
例えば第２図構成は、第５図■の組合せであって、４ウ
ェイ：１組 ２ウェイ：１組 １ダイレクト （ウェイ）＝２組 としている。ここで、１ダイレクト （ウェイ）は、リ
ード時にミスヒツトしたとき、メインメモリｌからリー
ドしたデータをキャッシュメモリ４の当該ウェイに直接
に書き込む。２．４ウエイの場合には、一番古いデ・−
夕を更新する。
ェイ：１組 ２ウェイ：１組 １ダイレクト （ウェイ）＝２組 としている。ここで、１ダイレクト （ウェイ）は、リ
ード時にミスヒツトしたとき、メインメモリｌからリー
ドしたデータをキャッシュメモリ４の当該ウェイに直接
に書き込む。２．４ウエイの場合には、一番古いデ・−
夕を更新する。
以上説明したように、本発明によれば、タスクが使用す
る領域（空間）毎にキャッシュ制御フラグ２を設けて０
Ｎ１０ＦＦ設定してキャンシュ動作を行う、抑止する構
成を採用しているため、マルチタスクシステムにおいて
、リアルタイム処理などの高速処理の必要性の高いタス
クについてキャッシュメモリ４を優先的に使用して高速
処理を行うことができる。これにより、高速処理の必要
性の高いリアルタイム処理や、高速処理の必要性がそれ
ほどでないパッチ処理をマルチタスクシステムで行う場
合に、システム全体の処理のバランスを最適化すること
が可能となる。
る領域（空間）毎にキャッシュ制御フラグ２を設けて０
Ｎ１０ＦＦ設定してキャンシュ動作を行う、抑止する構
成を採用しているため、マルチタスクシステムにおいて
、リアルタイム処理などの高速処理の必要性の高いタス
クについてキャッシュメモリ４を優先的に使用して高速
処理を行うことができる。これにより、高速処理の必要
性の高いリアルタイム処理や、高速処理の必要性がそれ
ほどでないパッチ処理をマルチタスクシステムで行う場
合に、システム全体の処理のバランスを最適化すること
が可能となる。
第１図は本発明の１実施例構成図
第２図は本発明の他の実施例構成図
第３図は本発明の動作説明フローチャート（キャッシュ
制御フラグの七ノド） 第４図は本発明の動作説明フローチャート（キャッシュ
動作／抑止ン 第５図は本発明ムこ係るウェイ許容割り当てチーフル例 を示す。 図中、１：メインメモリ ２°キャッシュ制御フラグ ３：キャッシュコントローラ ４、キャノシュメモリ ５ ： ■／○ ： ＣＰＵ
制御フラグの七ノド） 第４図は本発明の動作説明フローチャート（キャッシュ
動作／抑止ン 第５図は本発明ムこ係るウェイ許容割り当てチーフル例 を示す。 図中、１：メインメモリ ２°キャッシュ制御フラグ ３：キャッシュコントローラ ４、キャノシュメモリ ５ ： ■／○ ： ＣＰＵ
Claims (2)
- （１）タスクに対応づけてキャッシュを行うキャッシュ
制御方式において、 メインメモリ（１）にロードしたタスクの領域（あるい
は空間）毎にキャッシュを行うか否かを表すキャッシュ
制御フラグ（２）をそれぞれ設け、タスクのメインメモ
リ（１）へのロード時などに上記キャッシュ制御フラグ
（２）をＯＮあるいはＯＦＦに設定し、 アクセス時に、当該アクセスがキャッシュ制御フラグ（
２）のＯＮのメインメモリ（１）の領域（あるいは空間
）のときにキャッシュメモリ（４）に対してキャッシュ
動作を行い、ＯＦＦのメインメモリ（１）の領域（ある
いは空間）のときにキャッシュメモリ（４）に対するキ
ャッシュ動作を抑止するように構成したことを特徴とす
るキャッシュ制御方式。 - （２）タスクに対応づけてキャッシュを行うキャッシュ
制御方式において、 メインメモリ（１）にロードしたタスクの領域（あるい
は空間）毎に、キャッシュメモリ（４）の各ウェイに対
応づけてキャッシュを行うか否かを表すキャッシュ制御
フラグ（２）をそれぞれ設け、タスクのメインメモリ（
１）へのロード時などに上記キャッシュ制御フラグ（２
）をＯＮあるいはＯＦＦに設定し、 アクセス時に、当該アクセスがキャッシュ制御フラグ（
２）のいずれかがＯＮのメインメモリ（１）の領域（あ
るいは空間）のときにキャッシュメモリ（４）の当該Ｏ
Ｎのウェイに対してキャッシュ動作を行い、ＯＦＦのウ
ェイに対してキャッシュ動作を抑止するように構成した
ことを特徴とするキャッシュ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2217823A JPH04100158A (ja) | 1990-08-18 | 1990-08-18 | キャッシュ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2217823A JPH04100158A (ja) | 1990-08-18 | 1990-08-18 | キャッシュ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04100158A true JPH04100158A (ja) | 1992-04-02 |
Family
ID=16710307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2217823A Pending JPH04100158A (ja) | 1990-08-18 | 1990-08-18 | キャッシュ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04100158A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08166888A (ja) * | 1994-12-14 | 1996-06-25 | Nec Corp | メモリ管理装置 |
| JP2002342163A (ja) * | 2001-05-15 | 2002-11-29 | Fujitsu Ltd | マルチスレッドプロセッサ用キャッシュ制御方式 |
| JP2004178571A (ja) * | 2002-11-11 | 2004-06-24 | Matsushita Electric Ind Co Ltd | キャッシュ制御装置、キャッシュ制御方法、コンピュータシステム |
| WO2005048112A1 (ja) * | 2003-11-12 | 2005-05-26 | Matsushita Electric Industrial Co., Ltd. | キャッシュメモリおよびその制御方法 |
| JP2005346168A (ja) * | 2004-05-31 | 2005-12-15 | Matsushita Electric Ind Co Ltd | キャッシュメモリ、システムおよびデータ格納方法 |
| JP2006520044A (ja) * | 2003-03-06 | 2006-08-31 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | データフローアプリケーションを処理するために最適化されるキャッシュを備えるデータ処理システム |
| JP2008525919A (ja) * | 2004-12-29 | 2008-07-17 | インテル・コーポレーション | プログラマ制御のキャッシュ・ライン追出しポリシーのための方法 |
| US7493448B2 (en) | 2002-06-24 | 2009-02-17 | Nec Corporation | Prevention of conflicting cache hits without an attendant increase in hardware |
| JP2009518754A (ja) * | 2005-12-22 | 2009-05-07 | インテル コーポレイション | マルチスレッド・プロセッサにおける性能の優先順位付け |
| JP2010170272A (ja) * | 2009-01-21 | 2010-08-05 | Toyota Motor Corp | 制御装置 |
| JPWO2013008325A1 (ja) * | 2011-07-13 | 2015-02-23 | 富士通株式会社 | マルチコアプロセッサシステム、および制御方法 |
-
1990
- 1990-08-18 JP JP2217823A patent/JPH04100158A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08166888A (ja) * | 1994-12-14 | 1996-06-25 | Nec Corp | メモリ管理装置 |
| JP2002342163A (ja) * | 2001-05-15 | 2002-11-29 | Fujitsu Ltd | マルチスレッドプロセッサ用キャッシュ制御方式 |
| US7493448B2 (en) | 2002-06-24 | 2009-02-17 | Nec Corporation | Prevention of conflicting cache hits without an attendant increase in hardware |
| JP2004178571A (ja) * | 2002-11-11 | 2004-06-24 | Matsushita Electric Ind Co Ltd | キャッシュ制御装置、キャッシュ制御方法、コンピュータシステム |
| JP2006520044A (ja) * | 2003-03-06 | 2006-08-31 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | データフローアプリケーションを処理するために最適化されるキャッシュを備えるデータ処理システム |
| WO2005048112A1 (ja) * | 2003-11-12 | 2005-05-26 | Matsushita Electric Industrial Co., Ltd. | キャッシュメモリおよびその制御方法 |
| US7502887B2 (en) | 2003-11-12 | 2009-03-10 | Panasonic Corporation | N-way set associative cache memory and control method thereof |
| US7904675B2 (en) | 2004-05-31 | 2011-03-08 | Panasonic Corporation | Cache memory, system, and method of storing data |
| JP2005346168A (ja) * | 2004-05-31 | 2005-12-15 | Matsushita Electric Ind Co Ltd | キャッシュメモリ、システムおよびデータ格納方法 |
| JP2008525919A (ja) * | 2004-12-29 | 2008-07-17 | インテル・コーポレーション | プログラマ制御のキャッシュ・ライン追出しポリシーのための方法 |
| JP2009518754A (ja) * | 2005-12-22 | 2009-05-07 | インテル コーポレイション | マルチスレッド・プロセッサにおける性能の優先順位付け |
| JP2010170272A (ja) * | 2009-01-21 | 2010-08-05 | Toyota Motor Corp | 制御装置 |
| JPWO2013008325A1 (ja) * | 2011-07-13 | 2015-02-23 | 富士通株式会社 | マルチコアプロセッサシステム、および制御方法 |
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