JPH04100210A

JPH04100210A - 半導体装置の製造方法

Info

Publication number: JPH04100210A
Application number: JP21773590A
Authority: JP
Inventors: Masabumi Kunii; 正文国井; Satoshi Takenaka; 敏竹中; Hajime Kurihara; 一栗原; Hideaki Oka; 秀明岡
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1990-08-18
Filing date: 1990-08-18
Publication date: 1992-04-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［Ｍ集土の利用分野］本発明は半導体装置に関する。

［従来の技術］多結晶シリコン（ｐｏｌｙ−３ｉ）薄膜トランジスタ（
ＴＰＴ）は、大面積の電子デヴアイス、液晶デイスプレ
ィやイメージセンサに応用が可能なので、近年注目を集
めるようになってきた。ＴＰＴを大面積デヴアイスに応
用していく上で、重要とな・るのはＴＰＴの配線抵抗の
低減であり、特にＭＯＳ型ＴＰＴの場合はゲート電極の
低抵抗化が重要となる。ｐｏｌｙ−８ｉ　　ＴＦＴはマ
タｓｉウェハ上に作成した集積回路にも応用が可能であ
る。この場合にも集積回路の微細化にともない、配線抵
抗の低抵抗化が重要な課題となっている。

従来は、ＴＰＴゲート電極にはＣｒ電極、ドープ）−ｐ
ｏｌｙ−ｓｉ電極等が用いられてきた。またＳｉ集積回
路のＭＯＳトランジスタ用のゲート電極には前述のドー
プトｐｏｌｙ−８ｉ以外に金属シリサイド等が用いられ
てきた。

［発明が解決しようとする課題］ドープトｐｏｌｙ−３ｉは従来から不純物を熱拡散法で
ドーピングすることにより形成する方法が一般的だった
。しがしこの方法では半導体薄膜中の不純物温度を固溶
限界に近い高濃度でドーピングすることができない。こ
のため、低抵抗ｐ。

１ｙ−３ｉを形成するため高濃度ドーピングを行うこと
ができず、抵抗率を下げられないという問題点があった
。また金属シリサイドは低抵抗化を図るため金属／シリ
サイドの２層構造にすることが多いが、この２層構造電
極は脆く、断線を起こし易いという問題点があった。

この問題を解決するために、Ｊｏｕｒｎａｌ　ｏｆ　Ａ
ｐ−ｐｌｉｅｄ　Ｐｈｙｓｉｃｓ　ｖｏｌ、６６、　ｎ
ｏ、１０．　ｐ、４８１２　（１９８９）等にみられる
ように、減圧化学気相成長法（ＬＰＧＶＤ）を用いたそ
の場ドーピング法で低抵抗のＳｉｌ膜を作成する方法が
ある。またＪａｐａｎｅｓｅＪｏｕｒｎａｌ　ｏｆ　Ａ
ｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ、　ｐａｒｔ　２、ｖｏ
ｌ、２６゜ｎｏ、１０　Ｌ１６７８　（１９８７）等に
みられるように、レーザーアニーリング法でドーパント
の活性化を行う方法もある。しかし、ＬＰＣＶＤ法でも
半導体薄膜中のドーパント温度は成膜時の基板温度に依
存し、低温での高濃度ドーピングが難しい。またレーザ
ーアニーリング法では大面積に形成した薄膜上を短時間
で走査する事が難しく、量産性に問題がある。

本発明は以上の問題点を解決するもので、その目的は低
温で高濃度ドーピングを行うことにより作成した低抵抗
ｐｏｌｙ−３ｉ薄膜の製造方法を提供することにある。

［課題を解決するための手段］本発明の半導体装置の製造方法は、（１）不純物が導入された非晶質半導体を熱アニールし
て結晶質半導体に転移させる方法において、前記非晶質
半導体を所定の温度Ｔ１で、所定の時間アニールを施す
第１のアニール工程を少なくとも含むことを特徴とする
半導体装置の製造方法。

（２）前記第１のアニール工程と、前記所定の温度Ｔ１
に対してＴ１≦Ｔ２の関係を持つ一定の温度Ｔ２で所定
の時間だけアニールする第２のアニール工程とを含むこ
とを特徴とする請求項１記載の半導体装置の製造方法。

（３）前記第１または２のアニール工程が、温度Ｔ１≦
Ｔ３の関係を持つ温度Ｔ３で熱アニールを開始し、Ｔ３
≦Ｔ４となる温度Ｔ４で熱アニールを終了するアニール
工程であることを特徴とする請求項１記載の半導体装置
の製造方法。

（４）非晶質半導体成膜ガスに対する不純物ドーピング
ガスの混合物が０．１％以上、１０％以下の範囲に設定
されている混合ガスで、前記非晶質半導体を成膜する事
を特徴とする。

（５）前記非晶質半導体をプラズマ化学気相成長法また
は減圧化学気相成長法で作成したことを特徴とする。

［実施例コ以下、第１図をもとに、本発明の半導体装置の製造方法
を通して実施例を説明する１本実施例では半導体の例に
Ｓｉを用いて説明するが、Ｇｅ、５ｉＧｅ等でも同様に
適用できる。また本発明の半導体装置には薄膜トランジ
スタ（Ｔ、Ｆ　Ｔ　”）を例として取り上げるが、適用
例はＴＰＴに限ることはなく、結晶Ｓｉウェハ上に形成
した集積回路素子（ＩＣ，ＬＳＩ）等にももちろん同様
に適用できる。

まず、石英基板１０１上にプラズマ化学気相成長法（Ｐ
ＣＶＤ）、または減圧化学気相成長法（ＬＰＣＶＤ）に
より、非晶質また（よ多結晶Ｓｉ薄膜を約１０００〜１
５００Ａ成膜する。基板は石英に限らず、低融点のガラ
ス基板でも、ＭｇＯ・Ａｌ２Ｏ３、ＣａＦ２、ＢＰ等）
結晶性Ｐ縁基板−ｃも良い。このＳｉ薄膜をＴＦＴのチ
ャネル領域１０１のパタンにエツチングした後、必要な
らば固相成長、レーザーアニーリング等の手段により大
粒径化する０次に熱酸化またはスパッタ法等により、Ｓ
ｉ薄膜上に゛ゲート絶縁膜のＳｉ○２１０２を約３００
〜５００人形成する。このＳｉ○２薄膜上薄膜−プトａ
−３ｉ薄膜１０３を約３０００〜７０００Ａ成膜する。

ａ−３ｉのドーピング方法において、従来一般的に行わ
れてきたｐｏｌｙ−３ｉにＰ　ＣＩ　Ｏ３ガスを熱拡散
するドーピング方法に比べると、ＰＣＶＤ法はドーピン
グガスとＳｉＨ４ガスとの流量比を変化させることによ
りドーピング濃度を比較的自由に設定できる。このため
不純物原子温度が数パーセント以上の高温度ドーピング
も容易にできるという利点がある。

一方、Ｐｈ　５ｉｃｓ　ａｎｄ　Ｔｅｃｈｎｏｌｏ　　
　ｏｆ　Ｓｅｍ１ｃｏｎ−ｄｕｃｔｏｒ　Ｄｅｖｉｃｅ
ｓ、　Ａ、Ｓ、Ｇｒｏｖｅ、　（１９６７）　ｐ、１１
３．　Ｆｉｇ。

４．１４に示すように、ｎ型Ｓｉの抵抗率はシリコンに
対する不純物濃度がＩ　Ｘ　１０−”ｃ　ｍ−３以上で
飽和する傾向にあるのに対し、ｐ型Ｓｉの抵抗率は下が
り続け、不純物濃度が約２．５Ｘ１０２°ｃｍ−３以上
ではｎ型とｐ型の抵抗率は逆転する。従来の熱拡散法で
はこのような高温度領域のドーピングを容易におこなう
ことはできなかったので例えばｐ型ＳｉでｌＸｌ０−’
Ω・Ｃｍ−３という低抵抗率を実現できなかった。しか
し、Ｐ　ＣＶＤ法を用いる本発明によれば、上記の低抵
抗率を容易に実現することができる。

本実施例ではａ−３ｉ薄膜１０３の成膜にＰＣＶＤ法を
例にとって説明する。成膜ガスにはＳｉＨ４と、Ｎ２と
、ドーピングガスの混合ガスを用い、ドーピングガスに
は、ｐ型Ｓｉ薄膜を成膜する場合はＢ２Ｈ６ガスを、ｎ
型Ｓｉ薄膜を成膜する場合はＰＨ，ガスを用いた。基板
温度は１５０〜２５０°Ｃで、特に１８０℃付近が望ま
しい。内圧は０゜８Ｔｏｒｒである。ｒｆ周波数１３．
５６ＭＨｚで、パワー密度を３０〜１００　、ｍ　Ｗ　
／　ｃ　〜２とした。

特に、６３　ｍ　Ｗ　／　ｃ　ｍ　２が望ましい、Ｓｉ
Ｈ４と、ドーピングガスの混合物はガス流量比で、１０
％≧［ドーピング濃度コ／　［Ｓ　ｉＨ４］≧０．１％の範囲で、Ｂ　２Ｈ６（ｐ型）の場合は２〜５％程度が
、Ｐ　Ｈ３（ｎ型）の場合は０．　５％程度が特に望ま
しい。ガス流量比が０．１％未満の場合は、Ｓｉに対す
るＢ、　　Ｐの固溶限界よりも小さいので、後述の活性
化アニール後の抵抗率の低減効果が小さく、従来からの
熱拡散法で形成したドープトｐｏ１ｙ−３ｉと抵抗率に
差がないからである。また１０％を越える場合は、活性
化アニール工程で不純物の偏析をおこし易くなること、
特にｎ型ａ−３ｉでは基板から膜剥離を起こし易くなる
こと等から好ましくないためである。ｐ型ａ−３ｉで、
Ｂドープの場合は前記固溶限界以上のガス温度比で成膜
すると効果が大きい、ａ−３ｉ膜１０３の作成はＰＣＶ
Ｄ法に限ることはなく５ｉ２ＨａとＢ２Ｈ６との混合ガ
スを基板温度４５０℃程度で熱分解するＬＰＣＶＤ法で
も良い、ａ−３ｉ成膜後、４５０℃、３０ｍ１ｎ、Ｎ２
中でアニールしてａ−５ｉ中に含まれるＮ２を脱離させ
る。これは、Ｎ２がａ−３ｉ中に含まれたまま活性化ア
ニールを行うと、Ｎ２が急激に脱離し、膜の剥離が起こ
るのを防ぐ目的である。ただし、後述の活性化アニール
に至るまでの昇温速度を適切に制御することにより後述
するようにこの４５０℃アニールを省略することもでき
る。

この後、活性化アニール工程に移る。アニール条件は、
ドープトａ−３ｉ薄膜のドーパント濃度と、ｎ型ｐ型の
別により大きく異なるが、一般的には５５０〜１０００
°Ｃの温度で数時間のアニルをする。但し低融点ガラス
基板を用いるときは、アニール温度は６００°Ｃ以下の
プロセスに制限される。第１表に代表的なアニール条件
の一例を示す。

第　　１　　表第１表中のｎ型のアニールは８００℃１時間のアニール
を施すことを意味する。ｎ型で不純物温度濃度０．　５
％のものは、直接８００℃に昇温しでも不純物の偏析を
おこすことはなく、６．０×１０−４Ω・ｃｍ程度の抵
抗率を得られる。

第１表中のｐ型のアニールはステップアニーリングで、
表中のアニール温度、アニール時間は６００℃８８時間
アニール後、７００℃１６時間アニールを施し、その後
頁に８００℃１６時間アニールを追加することを意味す
る。このようなステップアニーリングを施す理由は、昇
温速度を急速にすると薄膜中残存する水素が爆発的に放
出され、膜剥離等を起こすので、膜中の水素をゆっくり
と放出させ、膜剥離等を防ぎ、不純物の偏析を防ぐため
である。特に高濃度に不純物をドーピングした時に、昇
温速度が早かったり初期アニール温度が高かったりする
と結晶粒界にドーパントが偏析し、このため低温度ドー
プのｐｏｌｙ−３ｉよりも抵抗率が逆に高くなることが
あるのを防ぐことが目的である。不純物活性化時には膜
中の水素が抜けた格子位置に不純物原子が入ると考えら
れるので、水素放出過程は重要である。

活性化アニール方法は前述の方法に限らず結晶粒界等へ
のドーパントの偏析、異常拡散等が起こらない程度の昇
温速度と到達温度、表面酸化膜が形成されにくい降温方
法を有するものならばどのような方法でも良い。たとえ
ば各アニール工程は必ずしも一定温度である必要はない
６　温度をＴ、時間をｔ、初期アニール温度をＴ３、ア
ニール終了温度をＴ４、アニール時間を１０とおくと、
式％式％）で表される昇温方法に従ったアニール工程を採用しても
良い。またこのようなアニール温度をアニール中連続的
に上昇させるような工程ならば、アニール工程は必ずし
も複数工程必要ではなく、前述の４５０℃プレアニール
と、活性化アニールとを一つのアニール工程で行うこと
も可能である。

アニール時間はドーパントの活性化率が飽和するだけの
アニール時間が十分にかけられれば更に望ましい。また
、ｐ型のｐｏｌｙ−３ｉで１×ＩＱ−４Ω・ｃｍ程度の
低抵抗率を得るためには、初期アニールを５５０〜６０
０°Ｃ程度の比較的低温で８時間以上アニールしてｐｏ
ｌｙ−３ｉの平均粒径を１μｍ以上の大粒径にすること
が望ましい。

結晶粒径が小さいと、単位体積当たりに含まれる結晶粒
界の長さが長くなり、不純物が粒界に偏析した場合抵抗
率の大きな低下を招くからである。

第２図〜第６図に活性化アニールにおける具体的な昇温
方法の例を示す、第２図は第１表のｎ型のアニール方法
に、第３．４図は第１表のｐ型のアニール方法にそれぞ
れ対応するものである。第５図は第３図に示すステップ
アニーリングのうち６００℃アニーリングを省略したも
のである。第３．４図に示すアニーリング方法に比較す
ると得られる結晶粒径は小さいが、活性化に要する時間
を短縮できるという効果がある。第６図はｎ型に適用で
きるアニール方法で、アニール時間はもっとも短縮でき
る。第２〜６図のうち、ｎ型については第２〜６図に示
す何れの方法を用いても良く、ｐ型については第３．４
．５図の何れでも良い、ただし第２図〜第６図はあくま
でアニーリング方法の例を示すもので、その方法はここ
に示された方法に限定されるものではもちろんない。

また活性化アニールはＮ２アニールに限ることはなく、
ハロゲンランプアニール等のラビッドサーマルアニーリ
ング（ＲＴＡ）法等でも良い。ＲＴＡ法を用いると、ア
ニール時間を１〜１０ｓｅｃ、程度に短縮できる。

９００℃未満の温度で活性化アニールをしたｐｏｌｙ−
３ｉ薄膜の結晶粒界には、微視的には非晶質領域１０４
が残っている。この粒界での非晶質領域１０４は活性化
アニール時間を長くしても完全には結晶質に転化させる
ことはできない、そこでｎ型試料の場合は活性化アニー
ル後の段階でＮ２アニールを約９００℃以上の温度で３
０ｍ１ｎ。

以上行うことが望ましい。それは非晶質相を結晶質に転
移させ結晶粒径を大きく保ったまま非晶質相の体積を更
に減少させることでさらに抵抗率を下げることができる
からである。この短時間アニールはＴＦＴ作成時におけ
るゲート酸化膜の作成工程で代替させても良い。またこ
の短時間アニル方法も、Ｎ２アニールに限らずハロゲン
ランプ等によるＲＴＡ法でも良い。ドーパントがホウ素
の場合は前記Ｎ２アニール温度は１０００℃未満にする
。Ｎ２アニールを１０００℃以上で行うと、半導体中の
Ｂ原子が結晶粒界に偏析して、かえって抵抗率が高くな
るからである。

この結果、多結晶Ｓｉゲート電極の抵抗率は、ｎ型０．
５％のもので６．０〜７．５Ｘ１０−’Ω・ｃｍ％　ｐ
型５％のものでは１．０〜１．２ｘｌＯ情Ω・ｃｍとい
う値が得られ、従来の熱拡散法によるｎ型ｐｏｌｙ−３
ｉの抵抗率２．５Ｘ１０−３Ω・ｃｍに比較するとｌ／
４〜１／２０の低抵抗率が得られる。従来の熱拡散法で
は１．０Ｘ１０−３Ω・ｃｍ以下の抵抗率を持つ半導体
を作成することは難しかったが本発明によれば容易に上
記抵抗率を持つ半導体を作成できる。またＰＣＶＤ法で
は基板温度が１５０〜３００°Ｃと比較的低温で高温度
ドーピングが可能なので、従来の熱拡散法と同程度の抵
抗率ならば、６００°Ｃで８時間の活性化アニールでも
達成できる。このため低コストの低融点ガラス基板も使
用することができる。

さらに活性化アニールには炉アニール工程を用いている
のでレーザーアニーリング法に比べて量産性にも優れる
。またｐｏｌｙ−３ｉは金属／シリサイド２層構造電極
に比較するとステップカバレッジが良く断線を起こしに
くいので、ＩＣ，ＬＳＩ等に適用すれば信頼性の向上に
もつながる。

次に、ｎチャネルＴＰＴの場合はＰ４′イオンを、ｐチ
ャネルＴＰＴの場合はＢ１イオンをゲート電極をマスク
としてイオンインプランテーションし、ソース領域１０
７及びドレイン領域１０６を形成する。この後ソース、
ドレインの活性化を目的として９００℃で熱アニールを
施す、この活性化アニールにより、ゲート電極１０５中
のドーパントの完全な活性化と結晶化率の増大も同時に
達成される。ゲート電極用のａ−３ｉの成膜はμ波ブラ
ズ７ＣＶＤ　（ＥＣＲＣＶＤ）　で成１１Ｕする（７）
も好適である。ＥＣＲＰＣＶＤで成膜したａ−３ｉは、
膜中の水素含有量を減らすことができるので、Ｈ２脱離
の為のブリアニールが省略でき、また活性化アニール時
間を短縮できるという利点がある。

次いでこの上部に減圧ＣＶＤ法により、層間絶縁膜のＳ
　ｉ　Ｏ２膜１０８を約８００ＯＡ成膜する。

眉間絶縁膜には窒化Ｓｉ膜等でも良い、この段階で水素
プラズマ法、水素イオン注入法、あるいはプラズマ窒化
膜からの水素の拡散法等の方法で水素イオンを活性層中
に導入すると、ゲート絶縁膜／Ｓｉ界面や結晶粒界等に
存在するダングリングボンドが終端化され、欠陥準位密
度が減る効果がある。このような水素化工程は眉間絶縁
膜を積層する前に行っても良い。

最後にソース、ドレインのコンタクトホールを空けて配
線材の金属膜（ＡＩ等）を約８０００Ａスパツタ法で成
膜し、ソース電極１１０、ドレイン電極１０９を成膜、
パタニングしてＴＰＴの完成となる。

水素化したチャネル層ｐｏｌｙ−８ｉはゎずかにｎ型よ
りの性質を示すため、ｎ型ｐｏｌｙ−３ｉゲート電極を
用いたｎチャネルＴＰＴはｖｔｈが−ＩＶ程度を示し、
ＯＦＦ電流が大きいという問題点があった。ｐ型ｐｏｌ
ｙ−８ｉをゲート電極に用いた場合には、ｎ型ｐｏｌｙ
−３ｉとの仕事関数の違いにより、ＴＰＴのしきい電圧
ｖｔｈがｎチャネルＴＰＴで約１ｖプラス側にシフトす
る。

このためｎチャネルＴＰＴのｖｔｈはｏｖ付近になり、
ＯＦＦ電流の増加は抑えられる。またｐチャネルＴＰＴ
ではｎチャネルに比較してｖｔｈのシフトは起こりにく
いうえにもともとプラス方向にシフトしていたｖｔｈが
Ｏｖ付近にくるだけなのでＯＦＦ電流の増大にはならな
い、このようにｐ型ｐｏ１ｙ−３ｉゲート電極を用いれ
ば、従来の水素化ＴＰＴでｖｔｈのシフトを抑えるため
に必要だったチャネルドーピング工程が不要になるとい
う利点が生まれる。

また、本発明を４メガビット以上の高集積化ＳＲＡＭに
適用することもできる。「電子情報通信学会技術研究報
告報告Ｊ　Ｖｏｌ、９０．　Ｎｏ、４８、ｐ、７、ｐ。

７５等に示すように、ＳＲＡＭのメモリセルは従来、高
抵抗負荷型のセル構造を用いてきたが、高抵抗負荷をＴ
ＰＴに置き換えることにより、安定し、たデータ保持と
低消費電力特性を実現することができる０本発明をＳＲ
ＡＭ用ＴＰＴに適用すると、低抵抗のｐｏｌｙ−３ｉゲ
ート電極をｎ型、ｐ型ともに自由に作成できるため、Ｓ
ＲＡＭの高集積化には大きな利点となる。

［発明の効果コ本発明の半導体装置によれば、従来の熱拡散法を用いた
ドープトｐｏｌｙ−３ｉでは困難だったゲート配線抵抗
の低減を、きわめて簡単な工程で容易に達成できる。ま
たＰＣＶＤ法は大面積に均一な薄膜を成膜できる利点が
あるので、大型液晶パネルへの応用も可能となる。また
ＴＰＴのゲート配線抵抗を低減することができ、液晶パ
ネルの高品位ＴＶへの応用も容易となる。また、走査回
路と充電変換素子を同一基板上に集積化した密着型イメ
ージセンサの長尺化が可能となり、イメージセンサの大
型化に大きな効果がある。同様に、ＴＰＴ駆動液晶シャ
ッタアレイ、ＴＰＴ駆動サーマルヘッド等への応用もま
た可能である。また、ＴＰＴへの応用ばかりでなく、高
集積型Ｓ　ＲＡＭ、３次元ＳＯＩ素子等への応用も可能
である。

【図面の簡単な説明】

第１図は本発明の半導体装置の製造工程を示す図。第２図〜第６図は本発明の半導体装置の製造方法におけ
る、活性化アニール方法の例を示す図。１００・・・・・・・・・石英基板１０１・・・・・・・・・チャネル領域１０２・・・・
・・・・・ゲート絶縁膜１０３・・・・・・・・・ｎ十
非晶［５ｉ１０４・・・・・・・・・非晶質ゲート電極
１０５・・・・・・・・・多結晶ゲート電極１０６・・
・・・・・・・ドレイン領域１０７・・・・・・・・・
ソース領域１０８・・・・・・・・・層間絶縁膜１０９・・・・・・・・・ドレイン電極１１０・・・・
・・・・・ソース電極第３図時間（ｍｉｎ、）第５図

Claims

【特許請求の範囲】

（１）不純物が導入された非晶質半導体を熱アニールし
て結晶質半導体に転移させる方法において、前記非晶質
半導体を所定の温度Ｔ１で、所定の時間アニールを施す
第１のアニール工程を少なくとも含むことを特徴とする
半導体装置の製造方法。
（２）前記第１のアニール工程と、前記所定の温度Ｔ１
に対してＴ１≦Ｔ２の関係を持つ一定の温度Ｔ２で所定
の時間だけアニールする第２のアニール工程とを含むこ
とを特徴とする請求項１記載の半導体装置の製造方法。
（３）前記第１または２のアニール工程が、温度Ｔ１≦
Ｔ３の関係を持つ温度Ｔ３で熱アニールを開始し、Ｔ３
≦Ｔ４となる温度Ｔ４で熱アニールを終了するアニール
工程であることを特徴とする請求項１記載の半導体装置
の製造方法。
（４）非晶質半導体成膜ガスに対する不純物ドーピング
ガスの混合物が０．１％以上、１０％以下の範囲に設定
されている混合ガスで、前記非晶質半導体を成膜する事
を特徴とする請求項１記載の半導体装置の製造方法。
（５）前記非晶質半導体をプラズマ化学気相成長法また
は減圧化学気相成長法で作成したことを特徴とする請求
項１記載の半導体装置の製造方法。