JPH04100272A - イメージセンサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はファクシミリやスキャナ等に用いられるイメー
ジセンサに係り、特に配線相互間における電気的影響を
小さくした配線構造を有するイメージセンサに関する。

（従来の技術） 従来のイメージセンサで、特に密着型イメージセンサは
、原稿等の画像情報を１対１に投影し、電気信号に変換
するものがある。この場合、投影した画像を多数の画素
（受光素子）に分割し、各受光素子で発生した電荷を薄
膜トランジスタスイッチ素子（Ｔ　Ｐ　Ｔ）を使って特
定のブロック単位で配線間の容量に一時蓄積して、電気
信号として数百ＫＨ２から数ＭＨ２までの速度で時系列
的に順次読み出すＴＰＴ駆動型イメージセンサがある。

このＴＰＴ駆動型イメージセンサは、ＴＰＴの動作によ
り単一の駆動用ＩＣで読み取りが可能となるので、イメ
ージセンサを駆動する駆動ＩＣの個数を少なくするもの
である。

ＴＰＴ駆動型イメージセンサは、例えば、その等価回路
図を第７図に示すように、原稿幅と略同じ長さのライン
状の受光素子アレイ５１と、各受光素子５１′に１：１
に対応する複数個の薄膜トランジスタ（ＴＬｊ、　ｊ−
１〜Ｎ、　ｊ−１−ｎ）から成る電荷転送部５２と、マ
トリックス状の多層配線５３とから構成されている。

前記受光素子アレイ５１は、Ｎ個のブロックの受光素子
群に分割され、一つの受光素子群を形成するｎ個の受光
素子５１′は、フォトダイオード（Ｐｉ、ｊ、　ｉ＝１
〜Ｎ、　ｊ−１〜ｎ）により等価的に表すことができる
。各受光素子５１′は各薄膜トランジスタＴｉ、ｊのド
レイン電極にそれぞれ接続されている。そして、薄膜ト
ランジスタＴ　ｉ、ｊのソース電極は、マトリックス状
に接続された多層配線５３を介して受光素子群毎にｎ本
の共通信号線５４にそれぞれ接続され、更に共通信号線
５４は駆動用ＩＣ５５に接続されている。

各薄膜トランジスタＴ　ｉ、ｊのゲート電極には、ブロ
ック毎に導通するようにゲートパルス発生回路５６に接
続されている。各受光素子５１′で発生する光電荷は一
定時間受光素子の寄生容量と薄膜トランジスタのドレイ
ン・ゲート間のオーバーラツプ容量に蓄積された後、薄
膜トランジスタＴｌ、ｊを電荷転送用のスイッチとして
用いてブロック毎に順次多層配線５３の配線容量ＣＩ　
（１−１−ｎ）に転送蓄積される。

すなわち、ゲートパルス発生回路５６からゲート線Ｇｉ
　（１＝１−ｎ）を経由して先ずはゲートパルスφＧｌ
が伝達され、第１のブロックの薄膜トランジスタＴｌ、
１〜Ｔ　１．ｎをオンにし、第１のブロックの各受光素
子５１″で発生した電荷が各配線容量Ｃｉに転送蓄積さ
れる。そして、各配線容量Ｃｆに蓄積された電荷により
各共通信号線５４の電位が変化し、この電圧値を駆動用
Ｉ　Ｃ５５内のアナログスイッチＳＷｉ　（＋−１−ｎ
）を順次オンして時系列的に出力線５７に抽出する。

そして、ゲートパルスφＧ２〜φＧｎにより第２〜第Ｎ
のブロックの薄膜トランジスタＴ２，１−Ｔ２゜ｎから
ＴＮ、１〜ＴＮ、ｎまてがそれぞれオンすることにより
ブロック毎に受光素子側の電荷が転送され、順次読み出
すことにより原稿の主走査方向の１ラインの画像信号を
得、ローラ等の原稿送り手段（図示せず）により原稿を
移動させて前記動作を繰り返し、原稿全体の画像信号を
得るものである（特開昭６３−９３５８号公報参照）。

そして、上記マトリックス状の多層配線５３部分の具体
的構成は、その部分的回路図を第８図に示すように、薄
膜トランジスタのソース電極から副走査方向に引き出さ
れた信号線を下部配線とし、主走査方向に複数本配置さ
れた共通信号線を上部配線として、マトリックス状に下
部配線と上部配線を交差させ、上下配線の接続すべき箇
所をコンタクトホールで接続し、更に１ブロック単位に
ループ状のゲート線２０が形成され、ブロック内の各薄
膜トランジスタのゲート電極にそれぞれ接続するように
なっている。

このように、ゲート線２０をループ状にしたのは、ブロ
ック内の各薄膜トランジスタに対してゲ４１！２０から
のゲートパルスの遅延を少なくするためである。

（発明が解決しようとする課題） しかしなから、上記従来のイメージセンサの構成では、
多層配線部分かマトリックス状となっており、上下配線
が絶縁層を介して交差するようになるため、下部配線と
上部配線の交差部分にカップリング容量（結合容量）が
存在し、その結果、信号線同士の交差部分において、一
方の信号線からの出力が他の信号線との電位差の変化に
よって影響を受けてクロストークが発生し、正確な電位
を読み取ることができず、イメージセンサにおける階調
の再現性を悪くするという問題点があった。

また、上記従来のイメージセンサの配線構造では、信号
線とループ状のゲート線とが交差する箇所は横方向の上
部配線でそれぞれ２箇所で、縦方向の下部配線でそれぞ
れ１箇所と、交差箇所が多いため、大きな負荷容量を形
成することになり、大きな電圧のゲートパルスによって
信号線の電位が瞬間的に引っ張られて上昇するフィード
スルーの影響が大きくなってしまうとの問題点もあった
。

本発明は上記実情に鑑みてなされたもので、イメージセ
ンサにおいて、信号線同士を交差させない配線構造とし
て信号線間に生じるクロストーク等の問題を解決し、更
に信号線とゲート線の交差部を最小限にすることにより
、フィードスルーの影響を最小にすることができ、信号
線の電位を正確に出力することができるイメージセンサ
を提供することを目的とする。

（課題を解決するための手段） 上記従来例の問題点を解決するため請求項１記載の発明
は、複数の受光素子を１ブロックとじて複数ブロックを
主走査方向にライン状に配列した受光素子アレイと、前
記受光素子で発生した電荷をブロック毎に転送する前記
複数の受光素子にそれぞれ接続する複数のスイッチング
素子と、前記電荷の転送タイミングをブロック単位に供
給する前記スイッチング素子に接続するゲート線と、前
記電荷を画像信号として出力する駆動用ＩＣとを有する
イメージセンサにおいて、前記受光素子アレイにおける
ブロック内のスイッチング素子と隣接するブロック内の
スイッチング素子とをそれぞれ距離の近い順に配線で接
続し、前記受光素子アレイにおけるブロック内のスイッ
チング素子から隣接する両方のブロック内のスイッチン
グ素子への配線は前記受光素子アレイの主走査方向に互
いに反対側に位置するように接続し、前記接続された配
線の長さの短い順に前記配線を前記受光素子アレイに近
い順で配置し、前記ゲート線はブロック間のスイッチン
グ素子を接続する前記配線が配置されていない側の副走
査方向から引き延ばしてブロック内のスイッチング素子
へ接続したことを特徴としている。

上記従来例の問題点を解決するため請求項２記載の発明
は、複数の受光素子を１ブロックとして複数ブロックを
主走査方向にライン状に配列した受光素子アレイと、前
記受光素子で発生した電荷をブロック毎に転送する前記
複数の受光素子にそれぞれ接続する複数のスイッチング
素子と、前記電荷の転送タイミングをブロック単位に供
給する前記スイッチング素子に接続するゲート線と、前
記電荷を画像信号として出力する駆動用ＩＣとを有する
イメージセンサにおいて、前記受光素子アレイにおける
ブロック内のスイッチング素子と隣接するブロック内の
スイッチング素子とをそれぞれ距離の近い順に配線で接
続し、前記受光素子アレイにおけるブロック内のスイッ
チング素子から隣接する両方のブロック内のスイッチン
グ素子への配線は前記受光素子アレイの主走査方向に互
いに反対側に位置するように接続し、前記接続された配
線の長さの短い順に前記配線を前記受光素子アレイに近
い順で配置し、前記ゲート線はプロッり間のスイッチン
グ素子を接続する前記配線が配置されていない側の副走
査方向から引き延ばしてブロック内のスイッチング素子
へ接続し、前記ゲート線が前記配線と均等に交差するよ
うにしたことを特徴としている。

（作用） 請求項１記載の発明によれば、受光素子アレイの両側に
配線構造を設けることとし、そして複数の受光素子を分
割して１ブロックとし、受光素子アレイにおけるブロッ
ク内の受光素子にそれぞれ接続するスイッチング素子と
隣接するブロック内のスイッチング素子とを接続する信
号線の配線は前記ブロック内のスイッチング素子と隣接
するブロック内のスイッチング素子との距離の近い順に
接続し、更にブロック内のスイッチング素子と隣接する
ブロック内のスイッチング素子とを接続する信号線の配
線はブロック単位に受光素子アレイの主走査方向に対し
て交互に配線を配置するようにし、接続した配線は短い
方の配線を受光素子アレイ側に順に配置し、更にブロッ
ク単位にスイッチオンのタイミングを与えるゲート線を
ブロック間のスイッチング素子を接続する信号線が配置
されていない副走査方向から引き延ばしてブロック内の
スイッチング素子に接続するようにしているので、信号
線同士が交差することがなく、そのため信号線が相互に
影響し合うことがなく、また信号線とゲート線の交差を
最小にしているので、ゲート線からのフィートスルーの
影響が少なくなり、信号線の電位を正確に読み出すこと
ができる。

請求項２記載の発明によれば、受光素子アレイの両側に
配線構造を設けることとし、そして複数の受光素子を分
割して１ブロックとし、受光素子アレイにおけるブロッ
ク内の受光素子にそれぞれ接続するスイッチング素子と
隣接するブロック内のスイッチング素子とを接続する信
号線の配線は前記ブロック内のスイッチング素子と隣接
するブロック内のスイッチング素子との距離の近い順に
接続し、更にブロック内のスイッチング素子と隣接する
ブロック内のスイッチング素子とを接続する信号線の配
線はブロック単位に受光素子アレイの主走査方向に対し
て交互に配線を配置するようにし、接続した配線は短い
方の配線を受光素子アレイ側に順に配置し、更にブロッ
ク単位にスイッチオンのタイミングを与えるゲート線を
ブロック間のスイッチング素子を接続する信号線が配置
されていない副走査方向から引き延ばしてブロック内の
スイッチング素子に接続し、そしてゲート線がブロック
内の信号線と均等に交差するようにしているので、信号
線同士が交差することがなく、そのため信号線が相互に
影響し合うことがなく、また信号線とゲート線の交差を
最小に且つ均等にしているので、ゲート線からのフィー
ドスルーの影響が少なくなり、その影響も均一になるの
で、信号線の電位を正確に読み出すことができる。

（実施例） 本発明の一実施例について図面を参照しながら説明する
。

第１図は、本発明の一実施例に係るイメージセンサの等
価回路図、第２図は、本発明の一実施例に係るイメージ
センサの受光素子、電荷転送部、それに配線構造の一部
の平面説明図である。

イメージセンサは、ガラス等の絶縁性の基板上に並設さ
れたｎ個のサンドイッチ型の受光素子（フォトダイオー
ドＰ）１１’を１ブロックとし、このブロックをＮ個有
してなる受光素子アレイ１１　（ＰＬ、１〜ＰＮ、ｎ　
）と、各受光素子１１′にそれぞれ接続された薄膜トラ
ンジスタＴｉ、ｔ〜ＴＮｎの電荷転送部１２と、隣接す
るブロック内の電荷転送部１２相互を接続する配線群１
３と、電荷転送部１２から配線群１３を介してブロック
内の受光素子群毎に対応するｎ本の共通信号線１４と、
共通信号線１４の両端部分が接続する駆動用ＩＣ１５ａ
、１５ｂと、駆動用ＩＣ１５ａ、１５ｂ内でｎ本の共通
信号線１４の電位を２本の出力線１７　（ＣＯＭＩとＣ
０Ｍ２）に時系列的に抽出するためのアナログスイッチ
５ＷＩ−５Ｗｎとから構成されている。

受光素子１１′は、第２図及び第２図のＡ−Ａ′部分の
断面説明図である第３図に示すように、ガラス等の基板
２１上に窒化シリコン（Ｓ　ｉ　Ｎｘ　）の絶縁層２６
、水素化アモルファスンリコン（ａ−５ｔ：Ｈ）層、ｎ
中水素化アモルファスシリコン（ｎ”　ａ−３ｉ　：　
Ｈ）層が形成され、その上に受光素子１１″の下部の共
通電極となるクロム（Ｃｒ　２）等による帯状の金属電
極２２と、各受光素子１１′毎（ビット毎）に分割形成
された水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）か
ら成る光導電層２３と、同様に分割形成された酸化イン
ジウム・スズ（ＩＴＯ）から成る上部の透明電極２４と
が順次積層するサンドイッチ型を構成している。

尚、ここでは下部の金属電極２２は主走査方向に帯状に
形成され、金属電極２２の上に光導電層２３が離散的に
分割して形成され、上部の透明電極２４も同様に離散的
に分割して個別電極となるよう形成されることにより、
光導電層２３を金属電極２２と透明電極２４とて挾んだ
部分が各受光素子１１′を構成し、その集まりが受光素
子アレイ１１を形成している。そして、金属電極２２に
は、一定の電圧ＶＢが印加されている。

また、離散的に分割形成された透明電極２４の一端には
アルミニウム等の配線３０ａの一方が接続され、その配
線３０ａの他方が電荷転送部１２の薄膜トランジスタＴ
ｉ、ｊのドレイン電極４１の引き出し部４１′に接続さ
れている。

また、受光素子１１′において、水素化アモルファスシ
リコンの代わりに、ＣｄＳｅ　（カドミウムセレン）等
を光導電層とすることも可能である。

このように、光導電層２３と透明電極２４を個別化した
のは、ａ−３ｉ：Ｈの光導電層２３が共通層であると、
特定の受光素子１１′で起こる光電変換作用が隣接する
受光素子１１′に対して干渉を起こすことがあるので、
この干渉を少なくするためである。

また、電荷転送部１２を構成する薄膜トランジスタＴｔ
、ｉは、第２図及び第２図のＢ−Ｂ’部分の断面説明図
である第４図に示すように、前記基板２１上にゲート電
極２５としてのクロム層（Ｃｒ１）、ゲート絶縁膜とし
ての絶縁層２６の窒化シリコン（Ｓ　ｉ　Ｎｘ　）膜、
半導体活性層２７としての水素化アモルファスシリコン
（ａ−Ｓｉ：Ｈ）層、ゲート電極２５に対向するよう設
けられたトップ絶縁層２９としての窒化シリコン（Ｓ　
ｉ　Ｎｘ　）膜、オーミックコンタクト層２８としての
ｎ中水素化アモルファスシリコン（ｎ”　ａ−９ｉ　：
　Ｈ）層、ドレイン電極４１とソース電極４２としての
クロム層（Ｃｒ　２）を順次積層し、その上にポリイミ
ド等の絶縁層を介してアルミニウム層の配線３０が接続
される逆スタガ構造のトランジスタである。

ここで、オーミックコンタクト層２８は、ドレイン電極
４１に接触する部分２８ａ層とソース電極４２に接触す
る部分２８層すとに分離されて形成され、その上のクロ
ム層（Ｃｒ　２）もドレイン電極４１とソース電極４２
とに分離されて形成されている。そしてドレイン電極４
１から引き出された引き出し部４１′に受光素子１１′
の透明電極２４からのアルミニウムの配線３０ａが接続
されている構成となっている。

本実施例においては、配線３０ａをドレイン電極４１の
上部まで引き延ばしてドレイン電極４１にコンタクトす
るのではなく、ドレイン電極４１のクロム部分を受光素
子１１′側に引き出して引き出し部４１′を形成し、そ
の引き出し部４１′に配線３０ａをコンタクトするよう
にする。これにより、本実施例のように薄膜トランジス
タと隣接する薄膜トランジスタの間隔が狭い場合にスペ
ースを有効に活用できる。

尚、第２図では、イメージセンサの受光素子、電荷転送
部及び配線構造の一部に加えて、共通信号線１４間にシ
ールド線４３を設けた構成の図となっている。受光素子
アレイ１１の上側において共通信号線１４間に設けられ
たシールド線４３は、アースに接続する配線４３に接続
するようになっており、受光素子アレイ１１の下側にお
いてもシールド線４３は、アースに接続する配線４３に
接続し、更に薄膜トランジスタの遮光用のアルミニウム
層の配線３０にも接続する構成となっている。

次に、第１図から第５図を参照しながら配線群１３の構
成を詳細に説明する。但し、第５図においては、説明を
簡単にするために、受光素子１１′と電荷転送部１２を
まとめてブロック毎に１〜ｎまでのボックス形状で表す
ことにする。

配線群１３の構成は、例えば第１図に示すように、第１
ブロックの下側に位置する駆動用ＩＣｌ５ａから共通信
号線１４（信号線１′〜ｎｒ）か導き出され、当該信号
線１′〜ｎ′には途中第１ブロックの薄膜トランジスタ
Ｔ１，１〜Ｔｌ、ｎのソース電極４２がそれぞれ接続し
、第２図の受光素子と薄膜トランジスタ、それに配線群
の一部の平面説明図に示すように、受光素子１１′と隣
接する受光素子１１′の間をポリイミド等の絶縁層を介
して、その上に形成したアルミニウム（Ａ１）の金属配
線で信号線１′〜ｎ′を通過させ、そして受光素子アレ
イの上側を第２ブロック方向に信号線１′〜ｎ′が延び
、更に再び受光素子１１′の間をポリイミド等の絶縁層
を介して、その上に形成したＡＩの金属配線で信号線１
′〜ｎ′を通過させ、途中第２ブロックの薄膜トランジ
スタＴ２、ｎ〜Ｔ２，１のソース電極４２がそれぞれ接
続するようになっている。

具体的には、信号線１′には第１．ブロックの薄膜トラ
ンジスタＴ１，１のソース電極４２が接続し、そして第
２ブロックの薄膜トランジスタＴ２．ｎのソース電極４
２が接続し、また信号線２′には第１ブロックの薄膜ト
ランジスタＴ１，２のソース電極４２が接続し、第２ブ
ロックの薄膜トランジスタＴ２．ｎ−１のソース電極４
２が接続するように、隣接するブロックにおいて遠い順
に薄膜トランジスタＴのソース電極４２同士が信号線を
経由して接続し、そして信号線ｎ′には第１ブロックの
薄膜トランジスタＴｌ、ｎのソース電極４２が接続し、
第２ブロックの薄膜トランジスタＴ２．■のソース電極
４２が接続することとなる。逆に言えば、隣接するブロ
ックにおいて距離の近い薄膜トランジスタＴのソース電
極４２同士が信号線で順次接続されるようになっている
。

この場合、第５図に示すように、第１ブロックと第２ブ
ロックの間で接続した信号線の配線は、その距離が短い
順に受光素子アレイ１１に沿って（主走査方向に）、受
光素子アレイ１１に近づけて受光素子アレイ１１の上側
に配置するようにする。具体的に説明すると、最も距離
の短い信号線ｎ′が受光素子アレイ１１に最も近くに配
置され、次に信号線ｎ′−１が受光素子アレイ１１に２
番目に近く配置され、このようにして最も距離の長い信
号線１′が信号線１′〜ｎ′の内で一番外側に配置され
ることになる。以上のような構成になっているので、第
１ブロックと第２ブロックの間には信号線同士が交差す
ることがなく、クロストークの心配がない。

次に、第２ブロックと第３ブロックとの間の配線群】３
の具体的構成を説明する。第２ブロックの薄膜トランジ
スタＴ２，１〜Ｔ　２．ｎのそれぞれのソース電極４２
と、第３ブロックの薄膜トランジスタＴ３．ｎ−Ｔ３．
１のそれぞれのソース電極４２とは受光素子アレイの下
側に配置された信号線ｎ〜１′によってそれぞれ接続さ
れている。具体的には、信号線ｎ′には第２ブロックの
薄膜トランジスタＴ２，１のソース電極４２が接続し、
第３ブロックのＮＨｈランジスタＴ　３．ｎのソース電
極４２が接続し、また信号線ｎ′−１には第２ブロック
の薄膜トランジスタＴ２，２のソース電極４２か接続し
、第３ブロックの薄膜トランジスタＴ３゜ｎ−１のソー
ス電極４２が接続する。

このように隣接するブロックにおいて遠い順に薄膜トラ
ンジスタＴのソース電極４２同士を信号線で接続し、そ
して第２ブロックの薄膜トランジスタＴ２．ｎのソース
電極４２と第３ブロックの薄膜トランジスタＴ３，１の
ソース電極４２とは信号線１′によって接続されること
になる。逆に言えば、隣接するブロックにおいて距離の
近い薄膜トランジスタＴのソース電極４２同士を信号線
で順次接続するようになっている。

この場合、第５図に示すように、第２ブロックと第３ブ
ロックの間で接続した信号線の配線は、その距離が短い
順に受光素子アレイ１１に沿って（主走査方向に）、受
光素子アレイ１１に近づけて受光素子アレイ１１の下側
に配置するようにする。具体的に説明すると、最も距離
の短い信号線１′が受光素子アレイ１］に最も近くに配
置され、次に信号線２′が受光素子アレイ１１に２番目
に近く配置され、このようにして最も距離の長い信号線
ｎ′が信号線１′〜ｎ′の内で一番外側に配置されるこ
とになる。以上のような構成になっているので、第２ブ
ロックと第３ブロックの間には信号線同士が交差するこ
とがなく、クロストークの心配がない。

全体の様子を第５図の概略図を示すと、奇数ブロックか
ら偶数ブロックへと配線群１３で接続する場合は、受光
素子アレイ１１の上側に配置され、偶数ブロックから奇
数ブロックへと配線群１３で接続する場合は、受光素子
アレイ１１の下側に配置される。そのため、奇数ブロッ
クから偶数ブロックへの配線群１３と偶数ブロックから
奇数ブロックへの配線群１３とが交差することかなく、
クロストークの心配がない。

本実施例においては、第Ｎブロックを偶数ブロックであ
るとすると、第１ブロックの下側に駆動用ＩＣ１５ａを
設けたのと同様に、偶数ブロックの第Ｎブロックの下側
に駆動用Ｉ　Ｃ］、　５　ｂを設ける。ここで、駆動用
Ｉ　Ｃ１，５ａ内のアナログスイッチＳＷＩ〜ＳＷｎに
は、信号線１′〜ｎ′の順て接続されている。そして、
第Ｎブロックの薄膜トランジスタＴＮ、１〜ＴＮ、ｎの
ソース電極４２がそれぞれ接続する信号線は駆動用ＩＣ
１５ｂに接続されるが、駆動用ＩＣ１５ｂ内のアナログ
スイッチＳ　Ｗｌ　−Ｓ　Ｗｎには、駆動用ＩＣ１５ａ
から続いている信号線が信号線ｎ′〜１′の順でそれぞ
れ接続されることになる。

駆動用ＩＣ１５ａ、１５ｂ内のアナログスイッチＳＷＩ
〜ＳＷｎに接続されるｎ本の共通信号線１４は、配線群
１３から引き出され、この配線群１３の信号線の配線中
に蓄積された電荷によって共通信号線１４の電位が変化
し、この電位値をアナログスイッチの動作により出力線
１７（ＣＯＭ］、２）に抽出するようになっている。こ
こで、駆動用ＩＣ１５ａ、１５ｂにおいては、アナログ
スイッチＳＷＩ〜ＳＷｎの順で信号線の電位値を読み出
すこととな、ている。

次に、ブロック内の薄膜トランジスタＴ　ｉ、ｊにスイ
ッチングオンのタイミングを与えるゲート線の配線状態
について、第１図、第２図及び第６図を使って説明する
。第６図は、イメージセンサの部分的回路図である。

第６図に示すように、本実施例では、駆動用■Ｃ１５ａ
、１５ｂが存在する受光素子アレイ１１の下側からゲー
ト線２０を引き延ばして、ブロック間を接続する信号線
が配置されていないブロック間の境目から受光素子アレ
イ１１に接近させるようにする。つまり、奇数ブロック
から偶数ブロック方向へと接続する信号線１′〜ｎ′は
受光素子アレイ１１の上側に配置されているので、奇数
ブロックから偶数ブロックの方向であって両ブロックの
境目において受光素子アレイ１１の下側からゲート線２
０を引き延ばしてブロック内の薄膜トランジスタＴ１．
ｊに接近させ、受光素子アレイ１１の下側であって受光
素子アレイ１１に並行にゲート線２０を引き延ばしてブ
ロック単位に薄膜トランジスタＴｉ、ｊのゲート電極２
５に接続する。

この場合、第６図に示すように、奇数ブロックから偶数
ブロックの方向であって両ブロックの境目に２本のゲー
ト線２０か引き込まれて左右反対方向に受光素子アレイ
］１に沿って延びるようになっている。つまり、奇数ブ
ロック内の薄膜トランジスタＴｉ、ｊに対して図右方向
にゲート線２０が延び、偶数ブロック内の薄膜トランジ
スタＴｉｊに対して図左方向にゲート線２０が延びるよ
うになっている。

これにより、信号線１′〜ｎ′とゲート線２０とが交差
する箇所がブロック内においてそれぞれ１箇所ずつと最
小になり、信号線とゲート線２０との間に形成される結
合容量が最小となるため、信号線の電位を性格に読み出
すことが可能となる。

また、受光素子アレイ１１の左右反対方向に延びるゲー
ト線２０は、ブロック内を通過する信号線と交差するこ
とになるが、ゲート線２０が引き込まれた部分から反対
側の端部ては信号線と交差する必要がなくなるが、ゲー
ト線２０から与えられる強い電圧の影響を均等に信号線
に与えるためには、第６図に示すようにゲート線２０が
等しく信号線と交差するような構成とする必要かある。

特に、第６図においては、偶数ブロックの端部の信号線
１′とゲート線２０は本来、交差させる必要のない構成
であるか、ゲート線２０の影響を均一にするために、敢
て信号線１′とゲート線２０を交差させる構成とする。

これにより、ゲート線２０から与えられる強い電圧（パ
ルス）によって信号線の電位が瞬間的に上昇するフィー
トスルーの影響が全ての信号線に現れ、電位読取りにば
らつきか生じなくなる。

上記配線群１３の製造方法は、基板２１上にクロム（Ｃ
ｒｌ）を着膜し、電荷転送部１２の薄膜トランジスタの
ゲート電極２５のパターンを形成する際に、ゲート線２
０の受光素子アレイ１１に並行な横方向の配線部分をも
フォトリソエツチングでパターンを形成する。この上に
絶縁層２６を着膜して形成し、絶縁層２６の上にａ−５
ｉ：Ｈ層、ｎ”ａ−３ｉ：Ｈ層を形成し、そして受光素
子部分として金属電極２２、光導電層２３、透明電極２
４が形成され、絶縁層２６の上に薄膜ｌ・ランジスタ部
分としてａ−５ｉ：Ｈ層の半導体活性層２７、トップ絶
縁層２９、ｎ”ａ−５ｉ：Ｈ層のオーミックコンタクト
層２８、クロム（Ｃｒ　２）のドレイン電極４１とソー
ス電極４２とが形成され、その上に絶縁層を介してアル
ミニウムで共通信号線１４とゲート線２０の縦方向の配
線部分が形成される。ゲート線２０の横方向の配線部分
と縦方向の配線部分とはコンタクトホールにて接続され
るようになっている。

このように、ゲート線２０の縦方向の配線部分をＡＩで
形成したのは、ＡＩのシート抵抗は３５ｍΩ／口で、Ｃ
ｒのシート抵抗は１０Ω／口であるので、Ａ１配線を用
いることにより、シート抵抗を低くすることができ、こ
れによってゲートパルスの遅延を小さくすることができ
る。

次に、本発明に係る一実施例のイメージセンサの駆動方
法について説明する。

受光素子アレイ１］上に配置された原稿（図示せず）に
光源（図示せず）からの光が照射されると、その反射光
が受光素子（フォトダイオードＰ）に照射し、原稿の濃
淡に応じた電荷を発生させ、受光素子１１′の寄生容量
等に蓄積される。ゲトバルス発生回路（図示せず）から
ゲート線２０を経由して伝達されたゲートパルスφＧに
基づき薄膜トランジスタＴがオンの状態になると、フォ
トダイオードＰと共通信号線１４側を接続して受光素子
１１′の寄生容量等に蓄積された電荷を配線群１３の配
線容量に転送蓄積される。

そして交互に、駆動用Ｉ　Ｃ１，５ａにて偶数ブロック
の受光素子１１′から共通信号線１４に転送された電荷
を出力し、駆動用ＩＣ１５ｂにて奇数ブロックの受光素
子１１′から共通信号線１４に転送された電荷を出力す
るようになっている。

本実施例によれば、複数の受光素子１１′を１ブロック
とし、隣接するブロック単位に主走査方向に対して交互
に信号線を接続するようにし、更にブロック内の各受光
素子１１′に接続する薄膜トランジスタのソース電極４
２と隣接するブロック内の各受光素子１１″に接続する
薄膜トランジスタのソース電極４２との間の信号線が、
ブロック内の薄膜トランジスタのソース電極４２と隣接
するブロック内の薄膜トランジスタのソース電極４２と
の距離の近い順に接続し、接続した信号線は短い方の配
線を受光素子アレイ１］側に順に配置するようにしてい
るので、信号線同士か交差することがなく、信号線が相
互に影響し合うことがなく、共通信号線１４の配線容量
に蓄積された電荷を正確に読み出すことができ、クロス
トーク等の発生を防止して、イメージセンサの階調の再
現性を向上させる効果がある。

更に、ゲート線２０を信号線が配置されていない方向か
ら受光素子アレイ１］に接近させ、共通信号線１４に均
等に交差させるようにして薄膜トランジスタに接続して
いるので、ゲート線２０と信号線との交差箇所が最小で
あって均等になるため、ゲート線２０のフィードスルー
の影響か均一に信号線に現れるので、出力のばらつきが
少なくなる効果がある。

更に、以上の構成に加えて、第２図に示しているように
、各々の信号線の間にシールド線を平行に配線するば、
並列する信号線同士のクロストクの影響もなくすことが
できる。

（発明の効果） 請求項１記載の発明によれば、受光素子アレイの両側に
配線構造を設けることとし、そして複数の受光素子を分
割して１ブロックとし、受光素子アレイにおけるブロッ
ク内の受光素子にそれぞれ接続するスイッチング素子と
隣接するブロック内のスイッチング素子とを接続する信
号線の配線は前記ブロック内のスイッチング素子と隣接
するブロック内のスイッチング素子との距離の近い順に
接続し、更にブロック内のスイッチング素子と隣接する
ブロック内のスイッチング素子とを接続する信号線の配
線はブロック単位に受光素子アレイの主走査方向に対し
て交互に配線を配置するようにし、接続した配線は短い
方の配線を受光素子アレイ側に順に配置し、更にブロッ
ク単位にスイッチオンのタイミングを与えるゲート線を
ブロック間のスイッチング素子を接続する信号線が配置
されていない副走査方向から引き延ばしてブロック内の
スイッチング素子に接続するようにしているので、信号
線同士が交差することがなく、そのため信号線が相互に
影響し合うことがなく、クロストーク等の発生を防止す
ることができ、また信号線とゲート線の交差を最小にし
ているので、ゲート線からのフィードスルーの影響が少
なくなり、信号線の電位を正確に読み出すことができ、
イメージセンサの階調の再現性を向上させる効果がある
。

請求項２記載の発明によれば、受光素子アｌ／イの両側
に配線構造を設けることとし、そして複数の受光素子を
分割して１−ブロックとし、受光素子アレイにおけるブ
ロック内の受光素子にそれぞれ接続するスイッチング素
子と隣接するブロック内のスイッチング素子とを接続す
る信号線の配線は前記ブロック内のスイッチング素子と
隣接するブロック内のスイッチング素子との距離の近い
順に接続し、更にブロック内のスイッチング素子と隣接
するブロック内のスイッチング素子とを接続する信号線
の配線はブロック単位に受光素子アレイの主走査方向に
対して交互に配線を配置するようにし、接続した配線は
短い方の配線を受光素子アレイ側に順に配置し、更にブ
ロック単位にスイッチオンのタイミングを与えるゲート
線をブロック間のスイッチング素子を接続する信号線が
配置されていない副走査方向から引き延ばしてブロック
内のスイッチング素子に接続し、そしてゲート線がブロ
ック内の信号線と均等に交差するようにしているので、
信号線同士が交差することがなく、そのため信号線が相
互に影響し合うことがなく、クロストーク等の発生を防
止することができ、また信号線とゲート線の交差を最小
に且つ均等にしているので、ゲート線からのフィードス
ルーの影響が少なくなり、その影響も均一になるので、
信号線の電位を正確に読み出すことができ、イメジセン
サの階調の再現性を向上させる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例に係るイメージセンサの等価
回路図、第２図は本発明の一実施例に係るイメージセン
サの受光素子、電荷転送部と配線群の一部の平面説明図
、第３図は第２図のＡ−Ａ′の断面説明図、第４図は第
２図のＢ−Ｂ’の断面説明図、第５図は本発明の一実施
例に係るイメジセンサの配線群の概略図、第６図は本発
明の一実施例に係るイメージセンサの部分的回路図、第
７図は従来のイメージセンサの等価回路図、第８図は従
来のイメージセンサの部分的回路図である。 １１．５１・・・・・・受光素子アレイ１２．５２・・
・・・・電荷転送部 １３、・・・・・・・・・・・・配線群１４．５４・・
・・・・共通信号線 １５．５５・・・・・・駆動用ｒｃ １７．５７・・・・・・出力線 ２０・・・・・・・・・ゲート線 ２１・・・・・・・・・基板 ２２・・・・・・・・・金属電極 ２３・・・・・・・・・光導電層 ２４・・・・・・・・・透明電極 ２５・・・・・・・・・ゲート電極 ２６・・・・・・・・・絶縁層 ２７・・・・・・・・・半導体活性層 ２８・・・・・・・・・オーミックコンタクト層２９・
・・・・・・・・トップ絶縁層 ４１・・・・・・・・・ドレイン電極 ４２・・・・・・・・・ソース電極 ５３・・・・・・・・・多層配線 １　　−ニ ー」 第２図 第３図 第４図 第６図 第８図

Claims (2)

【特許請求の範囲】
1. （１）複数の受光素子を１ブロックとして複数ブロック
   を主走査方向にライン状に配列した受光素子アレイと、
   前記受光素子で発生した電荷をブロック毎に転送する前
   記複数の受光素子にそれぞれ接続する複数のスイッチン
   グ素子と、前記電荷の転送タイミングをブロック単位に
   供給する前記スイッチング素子に接続するゲート線と、
   前記電荷を画像信号として出力する駆動用ＩＣとを有す
   るイメージセンサにおいて、 前記受光素子アレイにおけるブロック内のスイッチング
   素子と隣接するブロック内のスイッチング素子とをそれ
   ぞれ距離の近い順に配線で接続し、前記受光素子アレイ
   におけるブロック内のスイッチング素子から隣接する両
   方のブロック内のスイッチング素子への配線は前記受光
   素子アレイの主走査方向に互いに反対側に位置するよう
   に接続し、前記接続された配線の長さの短い順に前記配
   線を前記受光素子アレイに近い順で配置し、前記ゲート
   線はブロック間のスイッチング素子を接続する前記配線
   が配置されていない側の副走査方向から引き延ばしてブ
   ロック内のスイッチング素子へ接続したことを特徴とす
   るイメージセンサ。
2. （２）複数の受光素子を１ブロックとして複数ブロック
   を主走査方向にライン状に配列した受光素子アレイと、
   前記受光素子で発生した電荷をブロック毎に転送する前
   記複数の受光素子にそれぞれ接続する複数のスイッチン
   グ素子と、前記電荷の転送タイミングをブロック単位に
   供給する前記スイッチング素子に接続するゲート線と、
   前記電荷を画像信号として出力する駆動用ＩＣとを有す
   るイメージセンサにおいて、 前記受光素子アレイにおけるブロック内のスイッチング
   素子と隣接するブロック内のスイッチング素子とをそれ
   ぞれ距離の近い順に配線で接続し、前記受光素子アレイ
   におけるブロック内のスイッチング素子から隣接する両
   方のブロック内のスイッチング素子への配線は前記受光
   素子アレイの主走査方向に互いに反対側に位置するよう
   に接続し、前記接続された配線の長さの短い順に前記配
   線を前記受光素子アレイに近い順で配置し、前記ゲート
   線はブロック間のスイッチング素子を接続する前記配線
   が配置されていない側の副走査方向から引き延ばしてブ
   ロック内のスイッチング素子へ接続し、前記ゲート線が
   前記配線と均等に交差するようにしたことを特徴とする
   イメージセンサ。