JPH0424965A - イメージセンサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はファクシミリやスキャナ等に用いられるイメー
ジセンサに係り、特に配線相互間における電気的影響を
小さくした配線構造を有するイメージセンサに関する。

（従来の技術） 従来のイメージセンサて、特に密着型イメージセンサは
、原稿等の画像情報を１対１に投影し、電気信号に変換
するものがある。この場合、投影した画像を多数の画素
（受光素子）に分割し、各受光素子て発生した電荷を薄
膜トランジスタスイッチ素子（Ｔ　Ｐ　Ｔ）を使って特
定のブロック単位で配線間の容量に一時蓄積して、電気
信号として数百ＫＨ２から数ＭＨ２まての速度で時系列
的に順次読み出すＴＰＴ駆動型イメージセンサかある。

二のＴＰＴ駆動型イメージセンサは、ＴＰＴの動作によ
り単一の駆動用ＩＣで読み取りか可能となるので、イメ
ージセンサを駆動する駆動用ＩＣの個数を少なくするも
のである。

ＴＰＴ駆動型イメージセンサは、例えば、その等価回路
図を第１１図に示すように、原稿幅と路間し長さのライ
ン状の受光素子アレイ５］と、各受光素子５１″に１＝
１に対応する複数個の薄膜トランジスタＴｊ、ｊ　（ｉ
−１〜Ｎ、　ｊ＝１〜ｎ）から成る電荷転送部５２と、
マトリックス状の多層配線５３とから構成されている。

前記受光素子アレイ５１は、Ｎ個のブロックの受光素子
群に分割され、一つの受光素子群を形成するｎ個の受光
素子５１′は、フォトダイオードＰｉ、ｊ　（ｉ＝Ｌ　
〜Ｎ、　ｊ−１〜ｎ）により等価的に表すことができる
。各受光素子５１′は各薄膜トランジスタＴ　ｉ、ｊの
ドレイン電極にそれぞれ接続されている。そして、薄膜
トランジスタＴｉ、ｊのソース電極は、マトリックス状
に接続された多層配線５３を介して受光素子群毎にｎ本
の共通信号線５４にそれぞれ接続され、更に共通信号線
５４は駆動用Ｉ　Ｃ５５に接続されている。

各薄膜トランジスタＴｉ、ｊのケート電極には、ブロッ
ク毎に導通ずるようにゲートパルス発生回路５６に接続
されている。各受光素子５１′で発生する光電荷は一定
時間受光素子の寄生容量と薄膜トランジスタのドレイン
・ゲート間のオーバラップ容量に蓄積された後、薄膜ト
ランジスタＴｉ、ｊを電荷転送用のスイッチとして用い
てブロック毎に順次多層配線５３の配線容量Ｃｊ（ｊ−
１〜ｎ）に転送蓄積される。

すなわち、ゲートパルス発生回路５６からゲート信号線
Ｇｊ（ｉ−１〜ｎ）を経由して伝達されたケトパルスφ
Ｇｌか、第１のブロックの薄膜トランジスタＴ１．ｌ　
＝ＴＬ、ｎをオンにし、第１のブロックの各受光素子５
１′で発生した電荷が各配線容量Ｃ４に転送蓄積される
。そして、各配線容量Ｃｊに蓄積された電荷により各共
通信号線５４の電位が変化し、この電圧値を駆動用ＩＣ
５５内のアナログスイッチＳＷｊ　（１−１−ｎ）を順
次オンして時系列的に出力線５７に抽出する。

そして、ゲートパルスφＧ２〜φｃｎにより第２〜第Ｎ
のブロックの薄膜トランジスタＴ２．１〜Ｔ２ｎからＴ
Ｎ、］〜ＴＮ、ｎまてかそれぞれオンすることによりブ
ロック毎に受光素子側の電荷か転送され、順次読み出す
ことにより原稿の主走査方向の１ラインの画像信号を得
、ローラ等の原稿送り手段（図示せず）により原稿を移
動させて前記動作を繰り返し、原稿全体の画像信号を得
るものである（特開昭６３−９３５８号公報参照）。

上記マトリックス状の多層配線５３の構成は、その平面
説明図を第１２図に、断面説明図を第１３図に示すよう
に、多層配線５３は、基板２１上に下層信号線３１．絶
縁層３３．上層信号線３２を順次形成して構成されてい
る。下層信号線３］と上層信号線３２とは、互いに直交
するように配列され、上下の信号線相互間を接続するた
めにコンタクトホール３４か設けられている。

（発明が解決しようとする課題） しかしなから、上記のようなイメージセンサの構成では
、多層配線部分がマトリックス状となっており、第１３
図の多層配線の断面説明図に示すように、上下層の信号
線が絶縁層３３を介して交差するようになるため、下層
信号線３１と上層信号線３２の交差部分にカップリング
容量（結合容量）が存在し、その結果、信号線同士の交
差部分において、一方の信号線からの出力が他の信号線
からの出力との電位差によって影響を受けてクロストー
クが発生し、正確な電荷が検出できず、イメージセンサ
における階調の再現性を悪くするという問題点があった
。

そのため、複数の受光素子を１ブロックとして複数ブロ
ックを主走査方向にライン状に配列して成る受光素子ア
レイと、前記受光素子で発生した電荷をブロック毎に転
送する複数のスイッチング素子と、前記電荷を画像信号
として出力する駆動用ＩＣとを有するイメージセンサに
おいて、前記受光素子アレイにおけるブロック内のスイ
ッチング素子と隣接するブロック内のスイッチング素子
とをそれぞれ距離の近い順に配線で接続し、前記ブロッ
ク内のスイッチング素子から両隣りのブロック内のスイ
ッチング素子への配線は前記受光素子アレイの主走査方
向に対して互いに反対側に位置するように接続し、前記
接続された配線の長さの短い順に前記受光素子アレイに
近い順で配置したことを特徴とするイメージセンサが考
えられている。

このイメージセンサは、従来受光素子アレイの主走査方
向に対して受光素子アレイの片側にのみ配線構造を設け
ていたものを、受光素子アレイの両側に配線構造を設け
ることとし、そして受光素子アレイ内の複数の受光素子
を分割して１ブロックとし、受光素子アレイにおけるブ
ロック内の受光素子にそれぞれ接続するスイッチング素
子と隣接するブロック内のスイッチング素子とを接続す
る配線は前記ブロック内のスイッチング素子と隣接する
ブロック内のスイッチング素子との距離の近い順に接続
し、更にブロック内のスイッチング素子と隣接するブロ
ック内のスイッチング素子とを接続する配線の接続はブ
ロック単位に受光素子アレイの主走査方向に対して交互
に配線を配置するようにし１、接続した配線は短い方の
配線を受光素子アレイ側に順に配置するようにしている
ので、信号線同士か交差することがなく、そのため配線
が相互に影響し合うことがなく、配線の配線容量に蓄積
された電荷を正確に読み出すことができるものである。

但し、上記のイメージセンサの構成にすると、受光素子
アレイを縫うようにｎ本の信号線が並行して長く走るよ
うになるため、並行して配置された信号線間にカップリ
ング容量（結合容量）が存在し、その結果、一方の信号
線からの出力が他の信号線からの出力との電位差によっ
て影響を受けてクロストークが発生し、正確な電荷が検
出てきず、イメージセンサにおける階調の再現性を悪く
するという問題点かあった。

また、上記イメージセンサにおいて、センサの配線部分
に負荷容量を形成する場合には、各信号線から正確な電
荷を読み取るためには各信号線における負荷容量を均一
にする必要があり、しかもセンサを小型化するために負
荷容量の面積を小さくしなければならないとの問題点が
あった。

本発明は上記実情に鑑みてなされたもので、イメージセ
ンサにおいて、信号線相互間の電気的影響を小さくし、
信号線からの電荷を正確に出力できるイメージセンサを
提供することを目的とする。

（課題を解決するための手段） 上記従来例の問題点を解決するための請求項１記載の発
明は、複数の受光素子を１ブロックとして複数ブロック
を主走査方向にライン状に配列して成る受光素子アレイ
と、前記受光素子で発生した電荷をブロック毎に転送す
る前記複数の受光素子にそれぞれ接続する複数のスイッ
チング素子と、前記電荷を画像信号として出力する駆動
用ＩＣとを有するイメージセンサにおいて、前記受光素
子アレイにおけるブロック内のスイッチング素子と隣接
するブロック内のスイッチング素子とをそれぞれ距離の
近い順に配線で接続して信号線とし、前記受光素子アレ
イにおけるブロック内のスイッチング素子から両隣のブ
ロック内のスイッチング素子への信号線の配線は前記受
光素子アレイの主走査方向に対して互いに反対側に位置
するように接続し、前記接続された信号線の長さの短い
順に前記信号線を前記受光素子アレイに近い順で配置し
、前記信号線と隣接する信号線の間に一定電位の配線を
設けたことを特徴としている。

上記従来例の問題点を解決するための請求項２記載の発
明は、複数の受光素子を１ブロックとして複数ブロック
を主走査方向にライン状に配列して成る受光素子アレイ
と、前記受光素子で発生した電荷をブロック毎に転送す
る前記複数の受光素子にそれぞれ接続する複数のスイッ
チング素子と、前記電荷を画像信号として出力する駆動
用ＩＣとを有するイメージセンサにおいて、前記受光素
子アレイにおけるブロック内のスイッチング素子と隣接
するブロック内のスイッチング素子とをそれぞれ距離の
近い順に配線で接続して信号線とし、前記受光素子アレ
イにおけるブロック内のスイッチング素子から両隣のブ
ロック内のスイッチング素子への信号線の配線は前記受
光素子アレイの主走査方向に対して互いに反対側に位置
するように接続し、前記接続された信号線の長さの短い
順に前記信号線を前記受光素子アレイに近い順で配置し
、前記信号線と隣接する信号線の間に一定電位の配線を
設け、前記受光素子アレイから最も外側に配置された前
記信号線の更に外側に一定電位の配線を設けたことを特
徴としている。

（作用） 請求項１記載の発明によれば、従来受光素子アレイの主
走査方向に対して受光素子アレイの片側にのみ配線構造
を設けていたものを、受光素子アレイの両側に配線構造
を設けることとし、そして受光素子アレイ内の複数の受
光素子を分割して１ブロックとし、受光素子アレイにお
けるブロック内の受光素子にそれぞれ接続するスイッチ
ング素子と隣接するブロック内のスイッチング素子とを
接続する信号線の配線は前記ブロック内のスイッチング
素子と隣接するブロック内のスイッチング素子との距離
の近い順に接続し、更にブロック内のスイッチング素子
と隣接するブロック内のスイッチング素子とを接続する
信号線の配線の接続はブロック単位に受光素子アレイの
主走査方向に対して交互に配線を配置するようにし、接
続した信号線は短い方の配線を受光素子アレイ側に順に
配置し、信号線の間に一定電位の配線を設けるようにし
ているので、信号線同士が交差することがなく、そして
並行に配置された信号線間に設けられた一定電位の配線
が信号線間のクロストークを防止し、信号線の容量に蓄
積された電荷を正確に読み出すことができる。

請求項２記載の発明によれば、従来受光素子アレイの主
走査方向に対して受光素子アレイの片側にのみ配線構造
を設けていたものを、受光素子アレイの両側に配線構造
を設けることとし、そして受光素子アレイ内の複数の受
光素子を分割して１ブロックとし、受光素子アレイにお
けるブロック内の受光素子にそれぞれ接続するスイッチ
ング素子と隣接するブロック内のスイッチング素子とを
接続する信号線の配線は前記ブロック内のスイッチング
素子と隣接するブロック内のスイッチング素子との距離
の近い順に接続し、更にブロック内のスイッチング素子
と隣接するブロック内のスイッチング素子とを接続する
信号線の配線の接続はブロック単位に受光素子アレイの
主走査方向に対して交互に配線を配置するようにし、接
続した信号線は短い方の配線を受光素子アレイ側に順に
配置し、信号線の間に一定電位の配線を設け、受光素子
アレイから最も遠く外側に配置された信号線の更に外側
に一定電位の配線を設けるようにしているので、信号線
同士が交差することかなく、そして並行に配置された信
号線間に設けられた一定電位の配線が信号線間のクロス
トークを防止し、また受光素子アレイから最も遠く外側
に配置された信号線の更に外側に設けられた一定電位の
配線によって、一番外側の信号線と内側の信号線とにお
ける負荷容量が均一になり、信号線の容量に蓄積された
電荷を正確に読み出すことができる。

（実施例） 本発明の一実施例について図面を参照しなから説明する
。

第１図は、本発明の一実施例に係るイメージセンサの等
価回路図、第２図は、本発明の一実施例に係るイメージ
センサの受光素子、電荷転送部、それに配線構造の一部
の平面説明図である。

イメージセンサは、ガラス等の絶縁性の基板上に並設さ
れたｎ個のサンドイッチ型の受光素子（フォトダイオー
ドＰ）１１’を１ブロックとし、このブロックをＮ個有
してなる受光素子アレイ１］、　（Ｐｌ、１〜ＰＮ、ｎ
　）と、各受光素子１１′にそれぞれ接続された薄膜ト
ランジスタＴｌ、ｌ　−ＴＮ。

ｎの電荷転送部１２と、隣接するブロック内の電荷転送
部１２相互を接続する配線群１３と、電荷転送部１２か
ら配線群１３を介してブロック内の受光素子群毎に対応
するｎ本の共通信号線１４と、共通信号線１４か接続す
る駆動用ＩＣｌ３と、駆動用ＩＣｌ３内でｎ本の共通信
号線１４の電位を出力線１７（ＣＯＭ）に時系列的に抽
出するためのアナログスイッチＳＷＩ〜ＳＷｎとから構
成されている。

受光素子１１′は、第２図及び第２図のＡ−Ａ′部分の
断面説明図である第３図に示すように、ガラス等の基板
２１上に窒化シリコン（Ｓ　ｉ　Ｎｘ　）の絶縁層２６
、水素化アモルファスシリコン（ａＳｉ：Ｈ）層、ｎ生
水素化アモルファスシリコン（ｎ”　ａ−５ｉ　：　Ｈ
）層が形成され、その上に受光素子１１′の下部の共通
電極となるクロム（Ｃｒ　２）等による帯状の金属電極
２２と、各受光素子１１′毎（ビット毎）に分割形成さ
れた水素化アモルファスシリコン（ａ−３ｉ：Ｈ）から
成る光導電層２３と、同様に分割形成された酸化インジ
ウム・スズ（ＩＴＯ）から成る上部の透明電極２４とが
順次積層するサンドイッチ型を構成している。

尚、ここでは下部の金属電極２２は主走査方向に帯状に
形成され、金属電極２２の上に光導電層２３が離散的に
分割して形成され、上部の透明電極２４も同様に離散的
に分割して個別電極となるよう形成されることにより、
光導電層２３を金属電極２２と透明電極２４とて挾んだ
部分が各受光素子１１′を構成し、その集まりが受光素
子アレイ１１を形成している。そして、金属電極２２に
は、一定の電圧ＶＢが印加されている。

また、離散的に分割形成された透明電極２４の一端には
アルミニウム等の配線３０ａの一方が接続され、その配
線３０ａの他方が電荷転送部１２の薄膜トランジスタＴ
Ｎ、ｎのドレイン電極４１の引き出し部４１′に接続さ
れている。また、受光素子１１′において、水素化アモ
ルファスシリコンの代わりに、Ｃｄ５ｅ（カドミウムセ
レン）等を光導電層とすることも可能である。このよう
に、光導電層２３と透明電極２４を個別化したのは、ａ
−３ｉ：Ｈの光導電層２３が共通層であると、特定の受
光素子１１″で起こる光電変換作用が隣接する受光素子
１１″に対して干渉を引き起こすことがあるので、この
干渉を少なくするためである。

また、電荷転送部１２を構成する薄膜トランジスタＴ　
ｉ、ｊは、第２図及び第２図のＢ−Ｂ’部分の断面説明
図である第４図に示すように、前記基板２１上にゲート
電極２５としてのクロム層（Ｃｒ１）、ゲート絶縁膜と
しての絶縁層２６の窒化シリコン（Ｓ　ｉ　Ｎｘ　）膜
、半導体活性層２７としての水素化アモルファスシリコ
ン（ａ−５ｉ：Ｈ）層、ゲート電極２５に対向するよう
設けられたトップ絶縁層２９としての窒化シリコン（Ｓ
　ｉ　Ｎｘ　）膜、オーミックコンタクト層２８として
のｎ生水素化アモルファスシリコン（ｎ”　ａ−３ｉ　
：　Ｈ）層、ドレイン電極４１とソース電極４２として
のクロム層（Ｃｒ　２）を順次積層し、その上にポリイ
ミド等の絶縁層を介してアルミニウム層３０が接続され
る逆スタガ構造のトランジスタである。

ここで、オーミックコンタクト層２８は、ドレイン電極
４１に接触する部分２８ａ層とソース電極４２に接触す
る部分２ｇｂ層とに分離されて形成され、その上のクロ
ム層（Ｃｒ　２）もドレイン電極４１とソース電極４２
とに分離して形成されている。そして、ドレイン電極４
１から引き出された引き出し部４１′に受光素子１１″
の透明電極２４からのアルミニウムの配線３０ａが接続
され、ソース電極４２からは配線群１３へのアルミニウ
ムの配線３０ｂか接続されている構成となっている。

本実施例においては、配線３０ａをドレイン電極４１上
まで引き延ばしてドレイン電極４１にコンタクトするの
ではなく、ドレイン電極４１のクロム部分を受光素子１
１′側に引き出して引き出し部４１′を形成し、その引
き出し部４１′に配線３０ａをコンタクトするようにす
る。このような構成とすることで、薄膜トランジスタ自
体の幅を小さくすることができ、本実施例のように薄膜
トランジスタと隣接する薄膜トランジスタとか接近して
るような場合にスペースを有効に活用できる。

更に、第１図から第５図を参照しながら配線群１３の構
成を詳細に説明する。但し、第５図においては、説明を
簡略化するために受光素子１１′と電荷転送部１２をま
とめて、ブロック毎に１〜ｎまでのボックス形状で表す
ことにする。

配線群１３の構成は、例えば第１図に示すように、第１
ブロックの下側に位置する駆動用ＩＣｌ５ａから共通信
号線］４（信号線１′〜ｎ’）が導き出され、当該信号
線１′〜ｎ′には途中第１ブロックの薄膜トランジスタ
Ｔ１，１〜Ｔ　１．ｎのソス電極４２がそれぞれ接続し
、第２図の受光素子と薄膜トランジスタ、それに配線群
の一部の平面説明図に示すように、受光素子１１′と隣
接する受光素子１１′の間をポリイミド等の絶縁層を介
して、その上に形成したアルミニウム（ＡＩ）の金属配
線で信号線１′〜ｎ′を通過させ、そして受光素子アレ
イ１１の上側を第２ブロック方向に信号線１′〜ｎ′が
延び、更に再び受光素子１１′の間をポリイミド等の絶
縁層を介して、その上に形成したＡｌの金属配線で信号
線１′〜ｎを通過させ、途中第２ブロックの薄膜トラン
ジスタＴ２．ｎ−７２，Ｌのソース電極４２がそれぞれ
接続するようになっている。

具体的には、信号線１′には第１ブロックの薄膜トラン
ジスタＴ１，１のソース電極４２が接続し、そして第２
ブロックの薄膜トランジスタＴ２．ｎのソース電極４２
が接続し、また信号線２′には第１ブロックの薄膜トラ
ンジスタＴ１，２のソース電極４２が接続し、第２ブロ
ックの薄膜トランジスタＴ２．ｎ−１のソース電極４２
が接続するように、隣接するブロックにおいて遠い順に
薄膜トランジスタＴのソース電極４２同士が信号線を経
由して接続し、そして信号線ｎ′には第１ブロックの薄
膜トランジスタＴ　ｌ、ｎのソース電極４２が接続し、
第２ブロックの薄膜トランジスタＴ２，１のソース電極
４２が接続することとなる。逆に言えば、隣接するブロ
ックにおいて距離の近い薄膜トランジスタＴのソース電
極４２同士が信号線で順次接続するようになっている。

この場合、第５図に示すように、接続した信号線の配線
は、その距離が短い順に受光素子アレイ１１に沿って（
主走査方向に）、受光素子アレイ１１に近づけて受光素
子アレイ１１の上側に配置するようにする。つまり第１
ブロックと第２ブロックの間で具体的に説明すると、最
も短い信号線ｎ′が受光素子アレイ１１に最も近くに配
置され、次に信号線ｎ′−１が受光素子アレイ１１に２
番目に近く配置され、このようにして最も長い信号線１
′が信号線の内で一番外側に配置されることになる。以
上のような構成になっているので、第１ブロックと第２
ブロックの間には信号線同士が交差することかなく、ク
ロストークの心配かない。

次に、第２ブロックと第３ブロックとの間の配線群１３
の具体的構成を説明する。第２ブロックの薄膜トランジ
スタＴ２，１〜Ｔ　２．ｎのそれぞれのソース電極４２
と、第３ブロックの薄膜トランジスタＴ３．ｎ−Ｔ３，
１のそれぞれのソース電極４２とは受光素子アレイ１１
の下側に配置された信号線ｎ′〜１′によってそれぞれ
接続されている。

具体的には、信号線ｎ′には第２ブロックの薄膜トラン
ジスタＴ２，１のソース電極４２が接続し、第３ブロッ
クの薄膜トランジスタＴ　３．ｎのソース電極４２が接
続し、また信号線ｎ′−１には第２ブロックの薄膜トラ
ンジスタＴ２，２のソース電極４２か接続し、第３ブロ
ックの薄膜トランジスタＴ３．ｎ（のソース電極４２が
接続する。

このように隣接するブロックにおいて遠い順に薄膜トラ
ンジスタＴのソース電極４２同士を信号線で接続し、そ
して、第２ブロックの薄膜トランジスタＴ２．ｎのソー
ス電極４２と第３ブロックの薄膜トランジスタＴ３，１
のソース電極４２とは信号線１′によって接続されるこ
とになる。逆に言えば、隣接するブロックにおいて距離
の近い薄膜トランジスタＴのソース電極４２同士を信号
線で順次接続するようになっている。

上記第２ブロックと第３ブロックとの間の配線群１３に
ついて、第５図に示すように、配線は、その距離が短い
順に受光素子アレイ１１に沿って（主走査方向に）、受
光素子アレイ１１に近づけて受光素子アレイ１１の下側
に配置するようにする。つまり、第２ブロックと第３ブ
ロックの間の配線は、最も短い信号線１′が受光素子ア
レイ１１に最も近くに配置され、次に信号線２′が受光
素子アレイ１１に２番目に近く配置され、このようにし
て最も長い信号線ｎ′が信号線の内で一番外側に配置さ
れることになる。以上のような構成になっているので、
第２ブロックと第３ブロックの間には信号線同士が交差
することがなく、り。

ストークの心配がない。

全体の様子を第５図の概略図を示すと、奇数ブロックか
ら偶数ブロックへと配線群１３で接続する場合は、受光
素子アレイ１１の上側に配置され、偶数ブロックから奇
数ブロックへと配線群１３で接続する場合は、受光素子
アレイ１１の下側に配置される。そのため、奇数ブロッ
クから偶数ブロックへの配線群１３と偶数ブロックから
奇数ブロックへの配線群１３とが交差することがなく、
クロストークの心配がない。

本実施例においては、第Ｎブロックを偶数ブロックであ
るとすると、第１ブロックの下側に駆動用ＩＣ１５ａを
設けたのと同様に、偶数ブロックの第Ｎブロックの下側
に駆動用ＩＣ１５ｂを設ける。ここで、駆動用ＩＣ１５
ａ内のアナログスイッチＳＷ１〜ＳＷｎには、信号線１
′〜ｎ′の順で接続されている。そして、第Ｎブロック
の薄膜トランジスタＴＮ、ｌ〜ＴＮ、ｎのソース電極４
２がそれぞれ接続する信号線は駆動用ＩＣ１５ｂに接続
されるか、駆動用ＩＣ１５ｂ内のアナログスイッチＳＷ
１〜ＳＷｎには、駆動用ＩＣ１５ａから続いている信号
線が信号線ｎ′〜１′の順でそれぞれ接続されることに
なる。

駆動用ＩＣ１５ａ、１５ｂ内のアナログスイッチ５ＷＩ
−５Ｗｎに接続されるｎ本の共通信号線１４は、配線群
１３から引き出され、この配線群１３の信号線の配線中
に蓄積された電荷によって共通信号線１４の電位が変化
し、この電位値をアナログスイッチの動作により出力線
１７　（ＣＯＭｌ、２）に抽出するようになっている。

ここで、駆動用ＩＣ１５ａ、１５ｂにおいては、アナロ
グスイッチ５ＷＩ−３Ｗｎの順て信号線の電位値を読み
出すこととなっている。

次に、上記信号線間に設けられた一定電位の配線につい
て、第２図と第５図を使って説明する。

信号線間に設けられた一定電位の配線とは、例えば、ア
ースに接続（接地）されたグランド線が考えられる。第
５図に示すように、受光素子アレイ１１を縫うように形
成された複数の信号線にっいて、並行に配置された信号
線と隣接する信号線の間にグランド線４３をそれぞれ信
号線と同一金属層のアルミニウムで形成する。ここで、
信号線とグランド線４３の配線のピッチは、等しくした
方が設計上都合が良い。

本実施例では、それぞれのグランド線４３を受光素子ア
レイ１１の上側と下側に設けられたアスに接続（接地）
するクロム（Ｃｒ　１）で形成された配線４４に接続す
る構成となっている。また、駆動用ＩＣ１５ａ、１５ｂ
に共通信号線１４が接続する部分についても、共通信号
線１４間にグランド線４３を配置するようにし、駆動用
ＩＣ１５ａ、１５ｂの直前でアースに接続する配線４４
を設けて、この配線４４にグランド線４３を接続する構
成としている。

グランド線４３の受光素子１１′、電荷転送部１２の薄
膜トランジスタ、それに受光素子アレイ１１近辺におけ
る具体的構成について、第２図を使って説明する。受光
素子アレイ１１の上側のグランド線４３は共通信号線１
４の間に配置され、共通信号線１４がブロック間を接続
するようにグランド線４３も共通信号線１４に沿ってブ
ロック間を接続している。グランド線４３の端部は、受
光素子アレイ１１の上側近くに主走査方向に設けられた
アースに接続（接地）するクロム（Ｃｒ　１）で形成さ
れた配線４４にコンタクトホールによって接続されるよ
うになっている。

また、受光素子アレイ１１の下側のグランド線４３は、
共通信号線１４の間に配置されるが、薄膜トランジスタ
のａ−８ｉ：Ｈ層を遮光するために形成された遮光用金
属層のアルミニウム層３０を受光素子アレイ１１の下側
に引き出すようにしてグランド線４３を形成し、共通信
号線１４がブロック間を接続するようにグランド線４３
も共通信号線１４に沿ってブロック間を接続している。

つまり、遮光用金属層のアルミニウム層３０からグラン
ド線４３が延びて、隣接するブロックの遮光用金属層の
アルミニウム層３０に接続するようになっている。グラ
ンド線４３は、受光素子アレイ１１の下側近くに主走査
方向に設けられたアースに接続（接地）するクロム（Ｃ
ｒｌ）で形成された配線４４にコンタクトホールによっ
て接続されるようになっている。

更に、本実施例は第５図の配線群の概略図に示すように
、受光素子アレイ１１から最も外側に配置された信号線
（信号線１′又は信号線ｎ’）の更に外側に３本のグラ
ンド線４３が形成されている。受光素子アレイ１１から
最も外側に配置された信号線は、配線群１３の内側の信
号線と比較すると、内側の信号線がその両側に設けられ
たグランド線４３により負荷容量を形成するが、一番外
側の信号線は片側のグランド線４３のみによって負荷容
量を形成することになるため、負荷容量の均一化が図れ
ない。そこで、内側の信号線と同様の状態にするために
、一番外側の信号線の更に外側に３本のグランド線４３
を設けることとして、負荷容量の均一化を図り、正確な
電荷を出力できるようにしている。

本実施例では、一番外側に３本のグランド線４３を設け
ているが、負荷容量の値を計算して、番外側のグランド
線４３を何本にするかはセンサによって異なる。尚、負
荷容量の値は、総配線長、配線幅、配線のピッチ、配線
の材質、それに絶縁層の材質によって設計することがで
きる。

また、第５図で、配線群１３の形状を縦配線、横配線、
それに斜め配線を使って形成しているのは、配線群１３
の総配線長を短くするためである。

次に、本発明に係る一実施例のイメージセンサの製造方
法について使い説明する。

まず、検査、洗浄されたガラス等の基板２１上に、ゲー
ト電極２５となる第１のクロム（Ｃｒ　１）層と、配線
群１３のアースに接続し、受光素子アレイ１１の両側と
駆動用ＩＣｌ３直前に形成される配線４４となる第１の
クロム（Ｃｒ　１）層をＤＣスパッタ法により７５０八
程度の厚さで着膜する。次にこのＣｒｌをフォトリソ工
程とエツチング工程によりバターニングする。そしてＢ
ＨＦ処理およびアルカリ洗浄を行い、ゲート電極２５の
Ｃｒｌのパターン上に薄膜トランジスタ（Ｔ　Ｐ　Ｔ）
部の絶縁層２６とその上の半導体活性層２７とまたその
上の絶縁層２９を形成す、るために、窒化シリコン膜（
ＳｉＮｘ）を３０００Ａ程度の厚さで、水素化アモルフ
ァスシリコン（ａ−３ｉ：Ｈ）を５００Ａ程度の厚さて
、窒化シリコン膜（ＳｉＮＸ）を１５００Ａ程度の厚さ
で順に真空を破らずにプラズマＣＶＤ　（Ｐ−ＣＶＤ）
により着膜する。

ここで、ＴＦＴにおける下層のゲート絶縁層２６をｂ　
ｏ　ｔ　ｔ　ｏｍ−５ｉ　Ｎｘ　（ｂ−５ｉ　Ｎｘ）と
し、上層のトップ絶縁層２９をｔｏｐ−３ｉＮｘ　（ｔ
−８ｉＮｘ）とする。真空を破らずに連続的に着膜する
ことでそれぞれの界面の汚染を防ぐことかでき、Ｓ／Ｎ
比の向上を図ることがてきる。

ｂ−３ｉＮｘ膜をＰ−ＣＶＤて形成する条件は、基板温
度が３００〜４００℃で、ＳｉＨ，とＮＨ３のガス圧力
が０．　１〜０．５Ｔｏｒｒて、ＳｉＨ。

ガス流量が１０〜５０ＳＣＣｆｆｌて、ＮＨ，のガス流
量が１００〜３００ｓｅｃｍで、ＲＦパワーが５０〜２
００Ｗである。

ａ−５ｉ：Ｈ膜をＰ−ＣＶＤて形成する条件は、基板温
度が２００〜３００℃で、ＳｉＨ，のガス圧力が０．　
１〜０．　５Ｔｏｒｒて、ＳｉＨ，ガス流量が１００〜
３００ＳＣＣｍて、ＲＦパワーが５０〜２００Ｗである
。

ｔ−５ｉＮｘ膜をＰ−ＣＶＤで形成する条件は、基板温
度が２００〜３００℃で、ＳｉＨ，とＮＨ３のガス圧力
が０　、　１〜０　、　５　Ｔｏｒｒで、ＳｉＨ。

ガス流量が１０〜５０ＳＣＣｍて、ＮＨ，のガス流量が
１００〜３００ｓＣＣｆｆｌで、ＲＦパワーが５０〜２
００Ｗである。

次に、ゲート電極２５に対応するような形状でトップ絶
縁層２９を形成さるために、トップ絶縁層２９の上にレ
ジストを塗布し、そして基板２１の裏方向からゲート電
極２５の形状パターンをマスクとして用いて裏面露光を
行い、現像して、レジスト剥離を行ってトップ絶縁層２
９のパターンを形成する。

さらにＢＨＦ処理を行い、その上にオーミックコンタク
ト層２８としてｎ中型のａ−３ｉ：ＨをＰ−ＣＶＤによ
り１００ＯＡ程度の厚さで着膜する。次に、ＴＦＴのド
レイン電極４１とソース電極４２および受光素子１１′
の下部の金属電極２２となる第２のクロム（Ｃｒ　２）
層をＤＣマグネトロンスパッタにより１５０ＯＡ程度の
厚さで着膜し、受光素子１１′の光導電層２３となるａ
−３ｉ：ＨをＰ−ＣＶＤにより１３０００Ａ程度の厚さ
で着膜し、受光素子１１′の透明電極２４となるＩＴＯ
をＤＣマグネトロンスパッタにより６００Ａ程度の厚さ
で着膜する。この時、それぞれの着膜の前にアルカリ洗
浄を行う。

この後、受光素子１１″の透明電極２４の個別電極を形
成するために、ＩＴＯをフォトリソ工程とエツチング工
程でパターニングする。次に同一のレジストパターンに
より光導電層２３のａ−８ｉ：Ｈをドライエツチングに
よりパターニングする。ここで金属電極２２のクロム（
Ｃｒ　２）層は、ａ−３ｉ：Ｈのドライエツチング時に
ストッパーとしての役割を果たし、パターニングされず
に残ることになる。このドライエツチング時において、
光導電層２３のａ−Ｓｉ：Ｈ層には、サイドエッチが大
きく入るため、レジストを剥離する前に再度ＩＴＯのエ
ツチングを行う。すると、ＩＴＯの周辺裏側からさらに
工・スチングされて光導電層２３のａ−５ｉ：Ｈ層と同
じサイズのＩＴＯが形成される。

上記のａ−５ｉ：Ｈ膜をＰ−ＣＶＤで形成する条件は、
基板温度が１７０〜２５０℃で、ＳｉＨ４のガス圧力か
０．　３〜０．　７Ｔｏｒｒて、ＳｉＨ。

ガス流量が１５０〜３００ｓｅｃｍで、ＲＦパワーが１
００〜２００Ｗである。

また、上記のＩＴＯをＤＣスパッタで形成する条件は、
基板温度が室温で、Ａ「と０２のガス圧力が１．　５Ｘ
　１０−３Ｔｏｒｒで、Ａｒガス流量が１００〜１５０
ＳＣＣＩＩＩで、０２ガス流量が１〜２ｓｃｃｍで、Ｄ
Ｃパワーが２００〜４００Ｗである。

次に、受光素子１１′の金属電極２２のクロム層とＴＰ
Ｔのドレイン電極４１とソース電極４２のクロム層とな
るＣｒ２をフォトリソ工程とエツチング工程でパターニ
ングし、同一レシストバタンを用いて受光素子１１′の
金属電極２２のクロム層の下層となるｎ中型のａ−３ｉ
：Ｈ層とＴＦＴのオーミックコンタクト層２８のｎ中型
のａ−５ｉ：Ｈ層をエツチングする。

次に、ＴＰＴのゲート絶縁層２６のパターンを形成する
ために、ｂ−８ｉＮｘをフォトリソエツチング工程によ
りパターニングする。そして、イメージセンサを覆うよ
うに絶縁層のポリイミドを１１５０ＯＡ程度の厚さて塗
布し、プリベークを行って、各コンタクト部分を形成す
るためにフォトリソエツチング工程を行い、再度ベーキ
ングする。これにより、受光素子１１″においては金属
電極２２に電源を供給するコンタクト部分と透明電極２
４から電荷を取り出す部分、ＴＰＴにおいては受光素子
１１′で生じた電荷を転送する配線３０ａが接続するコ
ンタクト部分と信号線へと電荷を導き出すコンタクト部
分、配線群１３においてグランド線４３がアースに接続
する配線４４へと接続するコンタクト部分とが形成され
る。この後に、コンタクト部分等に残ったポリイミドを
完全に除去するために、０２でプラズマにさらすＤｅｓ
ｃｕｍを行う。

次に、アルミニウム（Ａ１）をＤＣマグネトロンスパッ
タによりイメージセンサ全体を覆うように１５０００Ａ
程度の厚さで着膜し、所望のパターンを得るためにフォ
トリソエツチング工程でｔＫターニングする。これによ
り、受光素子１１′においては、金属電極２２に電源を
供給する配線部分と、透明電極２４から電荷を取り出し
、ＴＰＴのドレイン電極４１の引き出し部４１′に接続
する配線３０ａ部分と、配線群１３においては、ＴＰＴ
のソース電極４２に接続するような構成の共通信号線１
４のパターンと、グランド線４３の／ずターンとが形成
される。

最後に、パシベーション層（図示せず）となるポリイミ
ドを塗布し、プリベークを行った後にフォトリソエツチ
ング工程でパターニングを行い、さらにベーキングして
パシベーション層を形成する。この後、Ｄｅｓｃｕｍを
行い、不要に残っているポリイミドを取り除く。

その後、駆動用ＩＣ１５ａ、１５ｂ等を実装し、ワイヤ
ボンディング、組み立てが為され、イメージセンサが完
成する。

上記共通信号線１４は、ＴＰＴのソース電極４２に接続
する構成で、受光素子アレイ１１又は受光素子アレイ列
を蛇行するパターンにて全体をアルミニウム（ＡＩ）で
形成しているため、共通信号線１４全体の抵抗値を下げ
る二とが可能となっている。

また、別の配線群の構成として、配線群１３の縦の信号
線部分て、特に受光素子１１′と隣接する受光素子１１
′との間を通過させる信号線の配線部分のみをゲート電
極２５を構成するクロム（Ｃｒ　１）のパターンを形成
するのと同時に形成し、他の配線群の部分は絶縁層２６
にコンタクトホールを設けてアルミニウムで形成するよ
うにすることも考えられる。この場合、受光素子アレイ
１１の両側に設けられるアースに接続する配線４４は、
ゲート電極２５を構成するクロム（Ｃｒ　１）を用いて
形成せずに、絶縁層２６上に配線群１３と同様にアルミ
ニウムで形成することにする。

以上のような構成にすると、受光素子１１″と隣接する
受光素子１１′との間の間隔が充分広く取れない場合で
あっても、Ｃｒｌを用いて配線を構成すれば受光素子１
１′と隣接する受光素子１１″との間に信号線を形成す
ることができ、更に受光素子１１′の金属電極２２に一
定のバイアス電圧が掛っているため、隣接する受光素子
１１′の電圧変化の影響（クロストーク）がＣｒｌの信
号線に及ぶのを、この金属電極２２てシールドする効果
がある。

次に、本発明に係る一実施例のイメージセンサの駆動方
法について説明する。

受光素子アレイ１１上に配置された原稿（図示せず）に
光源（図示せず）からの光が照射されると、その反射光
が受光素子（フォトダイオードＰ）に照射し、原稿の濃
淡に応じた電荷を発生させ、受光素子１１′の寄生容量
等に蓄積される。ゲートパルス発生回路（図示せず）か
らゲート信号線Ｇｉを経由して伝達されたゲートパルス
φＧに基づき薄膜トランジスタＴがオンの状態になると
、フォトダイオードＰと共通信号線１４側を接続して受
光素子１１′の寄生容量等に蓄積された電荷を配線群１
３における共通信号線１４の配線容量に転送蓄積される
。

具体的に第１ブロックのフォトダイオードＰ１１〜Ｐ　
１．ｎに電荷か発生した場合について説明すると、ゲー
トパルス発生回路からゲートパルスφＧｌが印加される
と、薄膜トランジスタＴＩ、１〜Ｔ１、ｎがオンの状態
になり、フォトダイオードＰ１゜１〜ＰＬｎに発生した
電荷が配線群１３における共通信号線１４全般に均一に
分散して転送蓄積される。つまり、フォトダイオードＰ
Ｉ、ｌの電荷は信号線１′全般の配線容量へ、フォトダ
イオードＰ１，２の電荷は信号線２′全般の配線容量へ
、そしてフォトダイオードＰ　Ｌ、ｎの電荷は信号線ｎ
全般の配線容量へと転送蓄積される。

次に、第１図と第５図に示すように、本実施例では２個
の駆動用ＩＣ１５ａ、１５ｂを設けているため、２個の
駆動用ＩＣ１５ａ、１５ｂ相互の動作関係を説明する。

２個の駆動用ＩＣ１５ａ、１５ｂは、第６図に示すよう
にそれぞれ接続されていて、駆動用ＩＣ１５ａには外部
より配線容量に生じる電位の読み出しを開始するスター
ト信号φＳを読み込む構成となっており、スタート信号
φＳを信号読み込み端子ＳＴＩで読み込むと、第１ブロ
ックに関する配線容量の電位を駆動用１ｃ１５ａ内に読
み込み、駆動用ＩＣ１５ａ内のスイッチＳ　Ｗｌ　＝　
Ｓ　Ｗｎを順次オンにして第１ブロックのフォトダイオ
ードＰｉ、１−ＰＬ、ｎで発生し、信号線１′〜ｎ′の
配線容量に蓄積された電荷をＣＯＭＩより読み出すこと
となる。

第１ブロックの読み出しが終了した場合、信号が駆動用
ＩＣ１５ａ内の信号発生端子ＣＲＩから駆動用ＩＣ１５
ｂ内の信号読み込み端子ＳＴ２及びＣＳ２に伝達され、
当該信号を受は取った駆動用ＩＣ１５ｂは、駆動用ＩＣ
１５ｂ内のスイッチＳＷＩ〜ＳＷｎを順次オンにして第
２ブロックのフォトダイオードＰ２，１〜Ｐ　２．ｎて
発生し、信号線１′〜ｎ′の配線容量に蓄積された電荷
をＣ０Ｍ２より読み出すこととなる。端子ＳＴ２と端子
Ｃ８２は、内部でＯＲ回路に接続されているため、いず
れか一方に信号が入力されると、駆動用ＩＣ１５ｂが動
作可能な状態となり、１ブロック（ここでは第２ブロッ
ク）の電荷を読むよう作動する。

さらに、第２ブロックの読み出しが終了した場合、信号
が駆動用ＩＣ１５ｂ内の信号発生端子ＣＲ２から駆動用
ＩＣ１５ａ内の信号読み込み端子Ｃ８ｌに伝達され、当
該信号を受は取った駆動用ＩＣ１５ａは、第３ブロック
に関する電荷をＣ０Ｍ１より読み出すこととなる。端子
Ｃ３Ｉも端子ＣＳ２と同様に信号が伝えられると、１ブ
ロック（ここでは第３ブロック）の電荷を読むよう作動
する。

このようにして、受光素子アレイ１１の第１ブロックか
ら第Ｎブロックまでの電荷を駆動用ＩＣ１５ａのＣＯＭ
Ｉと駆動用ＩＣ１５ｂのＣ０Ｍ２から交互にＣＯＭに読
み出すこととなっており、ＣＲＩから信号が発生した時
は、ＣＯＭＩからの出力はＣ８ｌに信号か入るまでオフ
の状態になり、同様に、ＣＲ２から信号が発生した時は
、Ｃ０Ｍ２からの出力はＣ３２に信号が入るまでオフの
状態になる。

駆動用ＩＣ１５ａ、１５ｂには、外部から一定間隔てク
ロックパルスφＣＫが送り込まれており、上記ＣＯＭＩ
とＣ０Ｍ２からの交互の出力動作によって、第Ｎブロッ
クの電荷の読取りを行なって、駆動用ＩＣの動作が終了
し、原稿の１ラインの読取りか終了する。

そして、ＣＯＭＩとＣ０Ｍ２を連結させて、ＣＯＭＩと
Ｃ０Ｍ２から交互にＣＯＭに出力された画像信号は、第
１ブロックから第Ｎブロックまでの全体の画像信号とな
る。

このように、駆動用ＩＣ１５ａで奇数ブロックに関する
電荷を読み出し、駆動用ＩＣ１５ｂて偶数ブロックに関
する電荷を読み出すようにしているのは、第７図の駆動
用ＩＣからの出力説明図で示すように、奇数偶数ブロッ
クにおける電荷の読み出し順位（方向）が反対になるか
らである。つまり、駆動用ＩＣ１５ａは、信号線１′〜
ｎ′に蓄積された電荷をアナログスイッチＳＷＩ〜ＳＷ
ｎて信号線１′〜ｎ′の順で読み取り、ＣＯＭＩより出
力するようになっているので、第１ブロック〜第Ｎブロ
ックの電荷を読み出そうとすれば、奇数ブロックではフ
ォトダイオードＰの１番目〜ｎ番目の電荷が信号線１′
〜ｎ′に蓄積されるため、信号線１′〜ｎ′の順で読み
出すようになっているか、偶数ブロックではフォトダイ
オードＰの１番目〜ｎ番目の電荷が信号線ｎ′〜１′に
蓄積されるため、信号線ｎ　〜１′の順で読み出すよう
になるので、偶数ブロックでは信号の読み出し順序が逆
になる。そこで、駆動用ＩＣ１５ａでは奇数ブロックで
の電荷のみを選択的に読み出すこととする。

その反対に、駆動用ＩＣ１５ｂでは偶数ブロックでの電
荷を読み出しが正常に行われる。つまり、偶数ブロック
ではフォトダイオードＰの１番目〜ｎ番目の電荷が信号
線ｎ′〜１′に蓄積されるが、駆動用ＩＣ１５ｂでは信
号線ｎ　〜１′の電荷の順で読み取り、Ｃ０Ｍ２で出力
するようになっているので、Ｃ０Ｍ２には、偶数ブロッ
クのフォトダイオードＰの１番目〜ｎ番目で発生した電
荷を画像信号として出力されることになる。逆に、奇数
ブロックにおいてはフォトダイオードＰの１番目〜ｎ番
目の電荷が信号線１′〜ｎ′に蓄積されるが、駆動用Ｉ
Ｃ１５ｂでは信号線ｎ′〜１′の順で電荷を読み取るの
で、奇数ブロックでは信号の読み出し順序が逆になる。

そのため駆動用ＩＣ１５ｂでは偶数ブロックでの電荷の
みを選択的に読み出すこととする。

以上のように駆動用ＩＣ１５ｇ、１５ｂがそれぞれ奇数
、偶数ブロックを選択的にＣ０Ｍ１とＣ０Ｍ２から出力
し、それらを交互に総合してＣＯＭより出力すると、第
７図のＣＯＭに示すように、第１ブロック〜第Ｎブロッ
クの画像信号を順次出力するができる。

本実施例によれば、複数の受光素子１１′を１ブロック
とし、ブロック内の各受光素子１１′に接続する薄膜ト
ランジスタのソース電極４２と隣接するブロック内の各
受光素子１１′に接続する薄膜トランジスタのソース電
極４２との間の共通信号線１４の配線が、ブロック内の
薄膜トランジスタのソース電極４２と隣接するブロック
内の薄膜トランジスタのソース電極４２との距離の近い
順に接続し、更にブロック内の薄膜トランジスタのソー
ス電極４２と隣接するブロック内の薄膜トランジスタの
ソース電極４２との間の共通信号線１４の配線がブロッ
ク単位に受光素子アレイ１１の主走査方向に対して交互
に配線を配置するようにし、接続した共通信号線１４は
短い方の配線を受光素子アレイ１１側に順に配置し、共
通信号線１４の間にグランド線４３を設け、受光素子ア
レイ１１から最も遠く外側に配置された信号線（信号線
１′又は信号線ｎ′）の更に外側に３本のグランド線４
３を設けるようにしているので、信号線同士が交差する
ことがなく、そして並行に配置された共通信号線１４間
に設けられたグランド線４３が共通信号線１４間のクロ
ストークを防止し、また受光素子アレイ１１から最も遠
く外側に配置された信号線の更に外側に設けられた３本
のグランド線４３によって、一番外側の信号線と内側の
信号線とにおける負荷容量が均一になり、配線群１３に
おける共通信号線１４の配線容量に蓄積された電荷を正
確に読み出すことができ、イメージセンサの階調の再現
性を向上させる効果がある。

また、共通信号線１４間にグランド線４３を配置するこ
とで、小さな面積で負荷容量の形成ができ、イメージセ
ンサの小型化が図れる効果がある。

また、本実施例においては、駆動用ＩＣを２個設けて、
一方の駆動用ＩＣ１５ａで奇数ブロックで発生した電荷
を読み出すようにし、他方の駆動用ＩＣ１５ｂて偶数ブ
ロックで発生した電荷を読み出すようにして、両方の駆
動用ＩＣからの出力を合成させて画像信号としているの
で、１個の駆動用ＩＣで画像信号を出力する場合より出
力処理が容易となる効果がある。

別の本実施例として、第５図の構成から第８図の配線群
の概略図に示す構成に変更することで、配線群１３にお
ける負荷容量を更に大きくすることができる。何故なら
第８図の構成の方が、全体の配線の長さを長くすること
ができ、従って配線群１３の負荷容量を大きくてきる。

また、配線群１３の共通信号線１４の配線の長さは、受
光素子アレイ１１の下側に２個の駆動用ＩＣ１５ａ、１
５ｂを設ける構成としているために、信号線ｎ′〜信号
線１′の順で長く　（信号線１′が最も長い）なってお
り、そのために共通信号線１４の負荷容量も信号線ｎ′
〜信号線１′の順で大きくなっている。そこで、各共通
信号線］４の負荷容量の相違を補正する手段として、例
えば、駆動用ＩＣ１５ｂに共通信号線１４が接続する直
前の部分で、共通信号線１４の長さを信号線１′〜信号
線ｎ′の順で長くなるようにし、全体として共通信号線
１４の各配線の長さが等しくすることで、各共通信号線
１４の負荷容量を均一にすることが可能となる。ここで
は、駆動用ＩＣｌ５ｂに共通信号線１４が接続する直前
の部分で、信号線の長さを変えることにより負荷容量の
補正を行ったが、この他に、駆動用ＩＣ１５ｂに共通信
号線１４が接続する直前の部分で、信号線の幅を変える
ことにより負荷容量の補正を行うこともできる。

また、各共通信号線１４の負荷容量の相違を補正する別
の手段として、第９図（ａ）の配線部分の断面説明図に
示すように、アルミニウムの共通信号線１４間に絶縁層
３３を介して基板２１上にクロムでグランド線４３を形
成するようにし、そして配線長が短い信号線については
グランド線４３とのオーバーラツプ面積を広くし、配線
長が長い信号線についてはグランド線４３とのオーバー
ラツプ面積を狭くして共通信号線１４の負荷容量を均一
にすることができる。具体的には、信号線１′〜信号線
ｎ′の順にグランド線４３とのオバーラップ面積を広く
取るようにする。上記の信号線間に絶縁層３３を介して
基板２１上にクロムでグランド線４３を形成する構成は
、配線群１３全体であっても、一部分てあっても構わな
い。

更に、各共通信号線１４の負荷容量の相違を補正する別
の手段として、第９図（ｂ）の配線部分の断面説明図に
示すように、アルミニウムの共通信号線１４間に絶縁層
３３ｂを介して信号線より上層にアルミニウムでグラン
ド線４３を形成するようにし、そして配線長が短い信号
線についてはグランド線４３とのオーバーラツプ面積を
広くし、配線長が長い信号線についてはグランド線４３
とのオーバーラツプ面積を狭くして共通信号線１４の負
荷容量を均一にすることができる。

第９図（ａ）（ｂ）の配線部分の断面説明図に示した配
線の構成は、共通信号線１４間が狭いような場合で、信
号線間に同一層のアルミニウムでグランド線４３を配置
できないような場合に、信号線とは同一層でなく別層に
グランド線４３を形成して、信号線間のクロストークを
多少は軽減するものであり、負荷容量の形成にも役立つ
ものである。

また、センサを小型化しておいて、負荷容量を大きくし
たい場合には、配線群１３を覆うように配線群１３の上
層又は下層に一定電位の金属層（例えば、アース層）の
パターンを形成することが考えられる。この場合、共通
信号線１４間にグランド線４３を設けても、共通信号線
１４間にグランド線４３を設けなくても、いずれても負
荷容量を大きくできる。

本実施例では、配線群１３の共通信号線１４の中で、受
光素子アレイ１１から最も外側に配置された信号線（信
号線１′又は信号線ｎ’）の更に外側に３本のグランド
線４３を設けて、各共通信号線１４の負荷容量の均一化
を図っているが、更に正確な電荷を読み出すことができ
るように、第１０図の配線群の概略図に示すように、最
も外側に配置された信号線の更に外側に設けられた３本
のグランド線４３の内、真中の１本に薄膜トランジスタ
スイッチング素子（ＴＰＴ）を接続してダミー線４５と
し、一般の信号線がゲートパルスによって瞬時電位が上
昇するフィードスルー現象をこのダミー線４５にも起る
ように電位を変動させることで、配線群１３の内側の信
号線と同し環境にて電荷を正確に出力させることができ
る。

上記ＴＰＴを接続したダミー線４５の動作は、第１ブロ
ックのゲートパルスφＧｌから第Ｎブロックのゲートパ
ルスφＧｎに連動し、各ブロックにおける電荷転送と同
じタイミングで、このＴＰＴをオン／オフさせるもので
ある。ここでは、更にダミーのフォトダイオードをもダ
ミー線４５のＴＰＴに接続するような構成で電位変化手
段４６としている。但し、このダミーのフォトダイオー
ドでは受光させるものではない。

（発明の効果） 請求項１記載の発明によれば、ＴＰＴ駆動型のイメージ
センサにおいて、受光素子アレイの主走査方向に対して
両側に配線構造を設けることとし、そして受光素子アレ
イ内の複数の受光素子を分割して１ブロックとし、受光
素子アレイにおけるブロック内の受光素子にそれぞれ接
続するスイッチング素子と隣接するブロック内のスイッ
チング素子とを接続する信号線の配線は前記ブロック内
のスイッチング素子と隣接するブロック内のスイッチン
グ素子との距離の近い順に接続し、更にブロック内のス
イッチング素子と隣接するブロック内のスイッチング素
子とを接続する信号線の配線はブロック単位に受光素子
アレイの主走査方向に対して交互に配線を配置するよう
にし、接続した信帰線は短い方の配線を受光素子アレイ
側に順に配置し、信号線の間に一定電位の配線を設ける
ようにしているので、信号線同士が交差することがなく
、そして並行に配置された信号線間に設けられた一定電
位の配線が信号線間のクロストークを防止し、信号線の
容量に蓄積された電荷を正確に読み出すことかでき、イ
メージセンサの階調の再現性を向上させる効果がある。

請求項２記載の発明によれば、ＴＰＴ駆動型のイメージ
センサにおいて、受光素子アレイの主走査方向に対して
両側に配線構造を設けることとしそして受光素子アレイ
内の複数の受光素子を分割して１ブロックとし、受光素
子アレイにおけるブロック内の受光素子にそれぞれ接続
するスイッチング素子と隣接するブロック内のスイッチ
ング素子とを接続する信号線の配線は前記ブロック内の
スイッチング素子と隣接するブロック内のスイッチング
素子との距離の近い順に接続し、更にブロック内のスイ
ッチング素子と隣接するブロック内のスイッチング素子
とを接続する信号線の配線はブロック単位に受光素子ア
レイの主走査方向に対して交互に配線を配置するように
し、接続した信号線は短い方の配線を受光素子アレイ側
に順に配置し、信号線の間に一定電位の配線を設け、受
光素子アレイから最も遠く外側に配置された信号線の更
に外側に一定電位の配線を設けるようにしているので、
信号線同士が交差することがなく、そして並行に配置さ
れた信号線間に設けられた一定電位の配線が信号線間の
クロストークを防止し、また受光素子アレイから最も遠
く外側に配置された信号線の更に外側に設けられた一定
電位の配線によって、一番外側の信号線と内側の信号線
とにおける負荷容量が均一になり、信号線の容量に蓄積
された電荷を正確に読み出すこさができ、イメージセン
サの階調の再現性を向上させる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例に係るイメージセンサの等価
回路図、第２図は本発明の一実施例に係るイメージセン
サの受光素子、電荷転送部と配線群の一部の平面説明図
、第３図は第２図のＡ−Ａ′部分の断面説明図、第４図
は第２図のＢ−Ｂ’部分の断面説明図、第５図は本発明
の一実施例に係るイメージセンサの配線群の概略図、第
６図は本発明の一実施例に係るイメージセンサの駆動用
ＩＣの接続構成図、第７図は第６図の駆動用ＩＣからの
出力説明図、第８図は本発明の別の実施例に係るイメー
ジセンサの配線群の概略図、第９図（ａ）（ｂ）は別の
実施例に係る配線群の断面説明図、第１０図は本発明の
別の実施例に係るイメージセンサの配線群の概略図、第
１１図は従来のイメージセンサの等価回路図、第１２図
は第１１図における多層配線構造の平面説明図、第１３
図は第１２図のｃ−ｃ’部分の断面説明図である。 １１． １２． １３． １４． １５． ５１・・・・・・受光素子アレイ ５２・・・・・・電荷転送部 ・・・・・・・・・・・・配線群 ５４・・・・・・共通信号線 ５５・・・・・・駆動用ＩＣ １７，５７・・・・・・出力線 ２１・・・・・・・・・基板 ２２・・・・・・・・・金属電極 ２３・・・・・・・・・光導電層 ２４・・・・・・・・・透明電極 ２５・・・・・・・・・ゲート電極 ２６・・・・・・・・・絶縁層 ２７・・・・・・・・・半導体活性層 ２８・・・・・・・・・オーミックコンタクト層２９・
・・・・・・・・トップ絶縁層 ３０・・・・・・・・・アルミニウム層３］・・・・・
・・・・下層信号線 ３２・・・・・・・・・上層信号線 ３３・・・・・・・・・絶縁層 ３４・・・・・・・・・コンタクトホール３５・・・・
・・・・・信号線 ３６・・・・・・・・・コンタクト部 ４１・・・・・・・・・ドレインを極 ４２・・・・・・・・ソース電極 ４３・・・・・・・・・グランド線 ４・・・・・・・・・アース接続の配線５・・・・・・
・・ダミー線 ６・・・・・・・・電位変化手段 ３・・・・・・・・・多層配線 出　　願　　人　富士セロツクス株式会社−ご代理人　
弁理士　阪　　本　　清　　孝代理人　弁理士　船　　
津　　暢　　宏第２図 第３図 第４図 第９図

Claims (2)

【特許請求の範囲】
1. （１）複数の受光素子を１ブロックとして複数ブロック
   を主走査方向にライン状に配列して成る受光素子アレイ
   と、前記受光素子で発生した電荷をブロック毎に転送す
   る前記複数の受光素子にそれぞれ接続する複数のスイッ
   チング素子と、前記電荷を画像信号として出力する駆動
   用ＩＣとを有するイメージセンサにおいて、 前記受光素子アレイにおけるブロック内のスイッチング
   素子と隣接するブロック内のスイッチング素子とをそれ
   ぞれ距離の近い順に配線で接続して信号線とし、前記受
   光素子アレイにおけるブロック内のスイッチング素子か
   ら両隣のブロック内のスイッチング素子への信号線の配
   線は前記受光素子アレイの主走査方向に対して互いに反
   対側に位置するように接続し、前記接続された信号線の
   長さの短い順に前記信号線を前記受光素子アレイに近い
   順で配置し、前記信号線と隣接する信号線の間に一定電
   位の配線を設けたことを特徴とするイメージセンサ。
2. （２）複数の受光素子を１ブロックとして複数ブロック
   を主走査方向にライン状に配列して成る受光素子アレイ
   と、前記受光素子で発生した電荷をブロック毎に転送す
   る前記複数の受光素子にそれぞれ接続する複数のスイッ
   チング素子と、前記電荷を画像信号として出力する駆動
   用ＩＣとを有するイメージセンサにおいて、 前記受光素子アレイにおけるブロック内のスイッチング
   素子と隣接するブロック内のスイッチング素子とをそれ
   ぞれ距離の近い順に配線で接続して信号線とし、前記受
   光素子アレイにおけるブロック内のスイッチング素子か
   ら両隣のブロック内のスイッチング素子への信号線の配
   線は前記受光素子アレイの主走査方向に対して互いに反
   対側に位置するように接続し、前記接続された信号線の
   長さの短い順に前記信号線を前記受光素子アレイに近い
   順で配置し、前記信号線と隣接する信号線の間に一定電
   位の配線を設け、前記受光素子アレイから最も外側に配
   置された前記信号線の更に外側に一定電位の配線を設け
   たことを特徴とするイメージセンサ。