JPH0414256A - イメージセンサの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はファクシミリやスキャナ等に用いられるイメー
ジセンサの製造方法に係り、特に配線相互間における電
気的影響を小さくした配線構造を有するイメージセンサ
の製造方法に関する。

（従来の技術） 従来のイメージセンサて、特に密着型イメージセンサは
、原稿等の画像情報を１対】に投影し、電気信号に変換
するものかある。この場合、投影した画像を多数の画素
（受光素子）に分割し、各受光素子て発生した電荷を薄
膜トランジスタスイッチ素子（Ｔ　Ｐ　Ｔ）を使って特
定のブロック単位で配線間の容量に一時蓄積して、電気
信号として数百ＫＨ２から数ＭＨ２までの速度で時系列
的に順次読み出すＴＰＴ駆動型イメージセンサがある。

このＴＰＴ駆動型イメージセンサは、ＴＰＴの動作によ
り単一の駆動用ＩＣで読み取りか可能となるので、イメ
ージセンサを駆動する駆動用ＩＣの個数を少なくするも
のである。

ＴＰＴ駆動型イメージセンサは、例えば、その等価回路
図を第９図に示すように、原稿幅と路間し長さのライン
状の受光素子アレイ５１と、各受光素子５１′に１：１
に対応する複数個の薄膜トランジスタＴｉ、ｊ　（ｉ−
１〜Ｎ、　ｊ−１〜ｎ）から成る電荷転送部５２と、マ
トリックス状の多層配線５３とから構成されている。

前記受光素子アレイ５１は、Ｎ個のブロックの受光素子
群に分割され、一つの受光素子群を形成するｎ個の受光
素子５１′は、フォトダイオードＰｉ、ｊ　（ｉ＝１〜
Ｎ、　ｊ−１〜ｎ）により等価的に表すことができる。

各受光素子５１′は各薄膜トランジスタＴｊ、ｊのドレ
イン電極にそれぞれ接続されている。そして、薄膜トラ
ンジスタＴｉ、ｊのソース電極は、マトリックス状に接
続された多層配線５３を介して受光素子群毎にｎ本の共
通信号線５４にそれぞれ接続され、更に共通信号線５４
は駆動用Ｉ　Ｃ５５に接続されている。

各薄膜トランジスタＴ　ｉ、ｊのケート電極には、ブロ
ック毎に導通ずるようにゲートパルス発生回路５６に接
続されている。各受光素子５１″で発生する光電荷は一
定時間受光素子の寄生容量と薄膜トランジスタのドレイ
ン・ゲート間のオーバラップ容量に蓄積された後、薄膜
トランジスタＴｉ、ｊを電荷転送用のスイッチとして用
いてブロック毎に順次多層配線５３の線間容量Ｃｉ　（
ｉ−１−ｎ）に転送蓄積される。

すなわち、ゲートパルス発生回路５６からゲト信号線Ｇ
ｉ（ｊ−１−ｎ）を経由して伝達されたゲトパルスφＧ
１が、第１のブロックの薄膜トランジスタＴ１，１〜Ｔ
　ｌ、ｎをオンにし、第１のブロックの各受光素子５１
′で発生した電荷が各線間容量Ｃｉに転送蓄積される。

そして、各線間容量Ｃｊに蓄積された電荷により各共通
信号線５４の電位が変化し、この電圧値を駆動用Ｉ　Ｃ
５５内のアナログスイッチＳＷｉ　（ｉ−１〜ｎ）を順
次オンして時系列的に出力線５７に抽出する。

そして、ケートパルスφＧ２〜φＧｎにより第２〜第Ｎ
のブロックの薄膜トランジスタＴ２，１〜Ｔ２゜ｎから
ＴＮ、Ｌ〜Ｔ＼２ｎまでかそれぞれオンすることにより
ブロック毎に受光素子側の電荷か転送され、順次読み出
すことにより原稿の主走査方向の１ラインの画像信号を
得、ローラ等の原稿送り手段（図示せず）により原稿を
移動させて前記動作を繰り返し、原稿全体の画像信号を
得るものである（特開昭６３−９３５８号公報参照）。

上記マトリックス状の多層配線５３の構成は、その平面
説明図を第１０図と、第１０図のＥ−Ｅ′部分の断面説
明図である第１１図に示すように、多層配線５３は、基
板２１上に下層信号線３１、絶縁層３３、上層信号線３
２を順次形成して構成されている。下層信号線３１と上
層信号線３２とは、互いに直交するように配列され、上
下の信号線相互間を接続するためにコンタクトホール３
４か設けられている。

（発明か解決しようとする課題） しかしながら、上記のようなイメージセンサの構成では
、多層配線５３部分かマトリックス状となっており、上
下層の信号線か第１１図の多層配線５３の断面説明図に
示すように絶縁層３３を介して交差するようになるため
、下層信号線３１と上層信号線３２の交差部分にカップ
リング容量（結合容量）が存在し、その結果、信号線同
士の交差部分において、一方の信号線からの出力か他の
信号線からの出力との電位差によって影響を受けてクロ
ストークが発生し、正確な電荷か読み取れず、イメージ
センサにおける階調の再現性を悪くするという問題点が
あった。

そのため、複数の受光素子を１ブロツクとして複数ブロ
ックを主走査方向にライン状に配列して成る受光素子ア
レイと、前記受光素子で発生した電荷をブロック毎に転
送する複数のスイッチング素子と、前記電荷を画像信号
として出力する駆動用ＩＣとを有するイメージセンサに
おいて、前記受光素子アレイにおけるブロック内のスイ
ッチング素子と隣接するブロック内のスイッチング素子
とをそれぞれ距離の近い順に配線で接続し、前記ブロッ
ク内のスイッチング素子から両隣りのブロック内のスイ
ッチング素子への配線は前記受光素子アレイの主走査方
向に対して互いに反対側に位置するように接続し、前記
接続された配線の長さの短い順に前記受光素子アレイに
近い順で配置したことを特徴とするイメージセンサが考
えられている。

このイメージセンサは、従来受光素子アレイの主走査方
向に対して受光素子アレイの片側にのみ配線構造を設け
ていたものを、受光素子アレイの両側に配線構造を設け
ることとし、そして受光素子アレイ内の複数の受光素子
を分割して１ブロツクとし、受光素子アレイにおけるブ
ロック内の受光素子にそれぞれ接続するスイッチング素
子と隣接スルブロック内のスイッチング素子とを接続す
る配線は前記ブロック内のスイッチング素子と隣接スル
ブロック内のスイッチング素子との距離の近い順に接続
し、更にブロック内のスイッチング素子と隣接するブロ
ック内のスイッチング素子とを接続する配線の接続はブ
ロック単位に受光素子アレイの主走査方向に対して交互
に配線を配置するようにし、接続した配線は短い方の配
線を受光素子アレイ側に順に配置するようにしているの
で、信号線同士か交差することがなく、そのため配線が
相互に影響し合うことがなく、配線の線間容量に蓄積さ
れた電荷を正確に読み出すことができるものである。

但し、上記のイメージセンサを製造する場合、受光素子
部分、薄膜トランジスタスイッチング素子部分、付加容
量部分、それに配線群部分を同一基板上に形成すること
になるので、それぞれを別々に形成していては、製造プ
ロセスが複雑になり、上記イメージセンサを効率良く製
造することかできないとの問題点があった。

本発明は上記実情に鑑みてなされたもので、信号線相互
間の電気的影響を小さくし、信号線からの電荷を正確に
出力できるイメージセンサを効率良く製造できるイメー
ジセンサの製造方法を提供することを目的とする。

（課題を解決するための手段） 上記従来例の問題点を解決するための本発明は、金属電
極、光導電層、透明電極を順次積層して成る受光素子と
、ゲート電極、ソース電極、ドレイン電極を有する薄膜
トランジスタスイッチンク素子と、前記受光素子と前記
薄膜トランジスタスイッチング素子との間に上部金属層
と下部金属層で挟まれた導電層を有する付加容量と、前
記受光素子と隣接する受光素子と間を通過し、前記複数
の受光素子を主走査方向にライン状に配列した受光素子
アレイを縫うような形状となる配線群とを、同一基板上
に形成するイメージセンサの製造方法において、前記基
板上に前記薄膜トランジスタスイッチング素子のゲート
電極と前記付加容量の下部金属層とを同一金属層で形成
し、前記受光素子の金属電極と前記付加容量の導電層と
前記薄膜トランジスタスイッチング素子のソース電極、
ドレイン電極とを同一金属層で形成し、前記付加容量の
上部金属層と前記配線群の配線部分とを同一金属層で形
成することを特徴としている。

（作用） 本発明によれば、基板上に薄膜トラン／メタスイッチン
グ素子のゲート電極と付加容量の下部金属層とを同一金
属層で形成し、受光素子の金属電極と付加容量の導電層
と薄膜トランジスタスイッチング素子のソース電極、ド
レイン電極とを同一金属層で形成し、付加容量の上部金
属層と配線群の配線部分とを同一金属層で形成すること
としたイメージセンサの製造方法としているので、同一
基板上に受光素子、薄膜トランジスタスイッチング素子
、付加容量及び配線群等から成るイメージセンサを効率
良く製造することかできる。

（実施例） 本発明の一実施例について図面を参照しながら説明する
。

第１図は、本発明の一実施例に係るイメージセンサの等
価回路図、第２図は、本発明の一実施例に係るイメージ
センサの受光素子、付加容量、電荷転送部、それに配線
群の一部の平面説明図で、第３図は、第２図Ａ−Ａ’部
分の断面説明図てある。

イメージセンサは、カラス等の絶縁性の基板上に並設さ
れたｎ個のサンドイッチ型の受光素子（フォトダイオー
ドＰ）１１″を１ブロツクとし、このブロックをＮ個有
してなる受光素子アレイ１１　（ＰＬ、１〜ＰＮ、ｎ　
）と、各受光素子１１′にそれぞれ接続された付加容量
ＣＣｉ、ｊ　（ｉ＝１〜Ｎ、　ｊ−１〜ｎ）の付加容量
アレイ１８と、付加容量ＣＣｉ、ｊを経由して各受光素
子１１′にそれぞれ接続する薄膜トランジスタＴＩ、１
−ＴＮ、ｎの電荷転送部１２と、隣接するブロック内の
電荷転送部１２の薄膜トランジスタ相互を接続する配線
群１３と、電荷転送部１２から配線群１３を介してブロ
ック内の受光素子群毎に対応する０本の共通信号線１４
と、共通信号線１４が接続する駆動用ＩＣ１５ａ、１５
ｂと、駆動用ＩＣｌ３．１５ｂ内で０本の共通信号線１
４の電位を出力線１７　（ＣＯＭＩ、２）に時系列的に
抽出するためのアナログスイッチＳＷ１〜ＳＷｎとから
構成されている。

受光素子１１′は、第２図及び第２図のＢ−Ｂ′部分の
断面説明図である第４図に示すように、ガラス等の基板
２１上に窒化シリコン（ａ−３ｉＮｘｌ）の絶縁層２６
、水素化アモルファスシリコン（ａ−Ｓ　ｉ　：　Ｈ）
層、ｎ中水素化アモルファスシリコン（ｎ”　ａ−８ｉ
　：　Ｈ）層か形成され、その上に受光素子１１′の下
部の共通電極となるクロム（Ｃｒ　２）等による帯状の
金属電極２２と、各受光素子１１′毎（ビット毎）に分
割形成された水素化アモルファスシリコン（ａ−３ｉ：
Ｈ）から成る光導電層２３と、同様に分割形成された酸
化インジウム・スズ（ＩＴＯ）から成る上部の透明電極
２４とか順次積層するサンドイッチ型を構成している。

尚、ここでは下部の金属電極２２は主走査方向に帯状に
形成され、金属電極２２の上に光導電層２３が離散的に
分割して形成され、上部の透明電極２４も同様に離散的
に分割して個別電極となるよう形成されることにより、
光導電層２３を金属電極２２と透明電極２４とで挟んた
部分が各受光素子１１′を構成し、その集まりが受光素
子アレイ１１を形成している。そして、金属電極２２に
は、一定の電圧ＶＢか印加されている。

このように、光導電層２３と透明電極２４を個別化した
のは、ａ−３ｉ：Ｈの光導電層２３か共通層であると、
特定の受光素子１１′で起こる光電変換作用か隣接する
受光素子１１″に対して干渉を引き起こすことがあるの
で、この干渉を少なくするためである。

また、離散的に分割形成された透明電極２４の一端には
アルミニウム等の配線３０ａの一方が接続され、その配
線３０ａの他方が電荷転送部１２の薄膜トランジスタＴ
　ｉ、ｊのドレイン電極４１から引き出された引出し部
４１′に接続されている。

また、受光素子１１′において、水素化アモルファスシ
リコンの代わりに、ＣｄＳｅ　（カドミウムセレン）等
を光導電層とすることも可能である。

更に受光素子１１′の光導電層２３にａ−３ｉＨ，ｐ−
１−ｎを用いてもよいし、ａ−３ｉ：Ｃ１ａ−５ｉ：Ｇ
ｅを用いてもよい。また、上記受光素子１１′はフォト
ダイオードであるが、フォトコンダクタ、フォトトラン
ジスタてあっても構わない。

また、受光素子１１′側に設けられた付加容量ＣＣ＋、
ｊは、第２図及び第２図のｃ−ｃ’部分の断面説明図で
ある第５図に示すように、基板２１上にクロム（Ｃｒ１
．）層で形成された下部金属層４４′と、下部金属層４
４′上にケート電極２５の絶縁層２６として用いたシリ
コン窒化（ａ−８ｉＮｘ　１）膜、半導体活性層２７と
して用いた水素化アモルファスシリコン（ａ−５ｉ：Ｈ
）層、オーミックコンタクト層２８として用いたｎ＋水
水素化７ルルフアスシリコンｎ”　ａ−３ｉ　：　Ｈ）
層と、この上に電荷転送部１２の薄膜トランジスタＴｉ
、ｊのトレイン電極４１から引き出され、クロム（Ｃｒ
　２）層で方形状に形成された引出し部４１′と、その
上にポリイミドの絶縁層を介して薄膜トランジスタＴｉ
、ｊのａ−３ｉ：Ｈ層の遮光用金属層としてのアルミニ
ウム層３ｏの一部を引き延ばして方形状に形成した上部
金属層３０’　とから構成される装置 そして、受光素子１１′の透明電極２４からの配線３０
ａが薄膜トランジスタＴ　ｉ、ｊのドレイン電極４１か
ら引き出された引出し部４１′の端部で接続し、そのま
ま引出し部４１′から薄膜トランジスタＴｉ、ｊのドレ
イン電極４１に繋がる構成となっている。

このように、ａ−５ｉＮｘ１層、ａ−３ｉ：Ｈ層及びｎ
”ａ−３ｉ：Ｈ層を方形状の引出し部４１′と同様に方
形状の下部金属層４４′とで挟んだ部分が下部の付加容
量部分を構成し、ポリイミドの絶縁層を方形状の引出し
部４１′と同様に方形状の上部金属層３０′とで挾んだ
部分が上部の付加容量部分を構成することになる。上記
の下部の付加容量部分と上部の付加容量部分の両方の容
量部分を持って受光素子１１′側の付加容量ＣＣｉ、ｊ
を構成しているため、付加容量ＣＣｉ、ｊの面積が小さ
くても大きな容量を形成することが可能である。

更に、下部金属層４４′と上部金属層３０′とを同電位
にするために、両者をコンタクトホール４５て接続して
いる。そして、上部金属層３０′は薄膜トランジスタＴ
　ｉ、ｊの遮光用金属層のアルミニウム層３０を経由し
て、平行に配置された信号線間のクロストーク防止のた
めのグランド線４３に繋がり、アース接続の配線４４ヘ
コンタクトするようになっている。つまり、下部金属層
４４′と上部金属層３０′はアース線に接続するように
なっている。また、このように、下部金属層４４′と上
部金属層３０′とで引出し部４１′を挟んでいるため、
引出し部４１′をシールドする効果があり、隣接する引
出し部４１′との間のクロストークを防止てきる。

本実施例の付加容量ＣＣｉ、ｊ部分においては、上部金
属層３０′を薄膜トランジスタＴｉ、ｊのａ−５ｉ：Ｈ
層の遮光用金属層としてのアルミニウム層３０の一部を
引き延ばして形成し、更に薄膜トランジスタＴＬｊのド
レイン電極４１部分をも覆うような構成になっている。

また、本実施例においては、下部金属層４４′を個別化
しているが、主走査方向に帯状に下部金属層４４′を形
成して、共通の金属層とすることも可能である。この共
通金属層の下部金属層４４′をアース線に接続するよう
にすれば、上部金属層３０′をアルミニウム層３０と切
り離して個別化した形状にて形成しても構わない。

また、電荷転送部１２を構成する薄膜トランジスタＴｉ
、ｊは、第２図及び第２図のＩ）−Ｄ’部分の断面説明
図である第６図に示すように、前記基板２１上にゲート
電極２５としてのクロム（Ｃｒ１）層、ゲート絶縁膜と
しての絶縁層２６の窒化シリコン（ａ−３ｉＮｘｌ）膜
、半導体活性層２７としての水素化アモルファスシリコ
ン（ａ−３ｉ・Ｈ）層、ゲート電極２５に対向するよう
設けられたトップ絶縁層２９としての窒化シリコン（ａ
−３ｉＮｘ２）膜、オーミックコンタクト層２８として
のｎ十水素化アモルファスシリコン（ｎ十ａ−３ｉ　：
　Ｈ）層、ドレイン電極４１とソース電極４２としての
クロム（Ｃｒ　２）層を順次積層し、その上にポリイミ
ド等の絶縁層を介してアルミニウム層３０が接続される
逆スタガ構造のトランンスタである。

遮光用のアルミニウム層３０は、トップ絶縁層２つを透
過してａ−５ｉ・Ｈ層に光か入り込んで充電変換作用を
引き起こすのを防くために設けられている。本実施例に
おいては、当該遮光用のアルミニウム層３０はａ−５ｉ
：Ｈ層を完全に遮光するような形状となっておらず、半
遮光の形状のアルミニウム層３０となっている。このよ
うな構成としたのは、薄膜トランジスタＴｉ、ｊのソー
ス電極４２にアルミニウム層３０を接近させると、ソー
ス電極４２とアルミニウム層３０との間で結合容量が形
成され、共通電極容量が増加し、その結果、感度か低下
するのを防く為である。

ここて、オーミックコンタクト層２８は、ドレイン電極
４１に接触する部分２８ａ層とソース電極４２に接触す
る部分２８ｂ層とに分離されて形成され、その上のクロ
ム（Ｃｒ　２）層もドレイン電極４１とソース電極４２
とに分離して形成されている。上記クロム層（Ｃｒ　２
）は、配線層のアルミニウムの蒸着またはスパッタ法に
ょる着膜時のダメージを防ぎ、オーミックコンタクト層
２８のｎ”ａ−５ｉ：Ｈの特性を保持する役割を果たし
ている。

そして、ドレイン電極４１から引き出された弓出し部４
１′の端部に受光素子１１′の透明電極２４からのアル
ミニウムの配線３０ａか接続され、ソース電極４２に配
線群１３の共通信号線１４のアルミニウムの配線が接続
されている構成となっている。また、上記半導体活性層
２７としてｐ。

１ｙ−３ｉ等の別の材料を用いても同様の効果が得られ
る。

この場合、アルミニウム層３０をドレイン電極４１の幅
より広くして外側に引き出して覆うようにすれば、ドレ
イン電極４１と隣接する薄膜トランジスタのソース電極
４２との間に起るクロストークを当該アルミニウム層３
０がシールドすることが可能となる。

更に、第１図から第７図を参照しながら配線群１３の構
成を詳細に説明する。但し、第７図においては、説明を
簡略化するために受光素子１１′付加容量ｃｃｉ、ｊと
電荷転送部１２をまとめて、ブロック毎に１〜ｎまでの
ボックス形状で表すことにする。

配線群１３の構成は、例えば第１図に示すように、第１
ブロツクの下側に位置する駆動用ＩＣ１５ａから共通信
号線１４（信号線１′〜ｎ　／　）が導き出され、当該
信号線１′〜ｎ′には途中第１ブロツクの薄膜トランジ
スタＴＩ、ｌ−Ｔｌ、ｎのソス電極４２がそれぞれ接続
し、第２図の受光素子、付加容量、薄膜トランジスタ、
それに配線群の一部の平面説明図に示すように、受光素
子１１′と隣接する受光素子１１″の間をポリイミド等
の絶縁層を介して、その上に形成したアルミニウム（Ａ
Ｉ）の金属配線で信号線１′〜ｎ′を通過させ、そして
受光素子アレイ１１の上側を第２ブロツク方向に信号線
１′〜ｎ′が延び、更に再び受光素子１１′の間をポリ
イミド等の絶縁層を介して、その上に形成したＡｌの金
属配線で信号線１′〜ｎ′を通過させ、途中第２ブロツ
クの薄膜トランジスタＴ２．ｎ−Ｔ２，１のソース電極
４２がそれぞれ接続するようになっている。

具体的には、信号線１′には第１ブロツクの薄膜トラン
ジスタＴ１，１のソース電極４２が接続し、そして第２
ブロツクの薄膜トランジスタＴ２．ｎのソース電極４２
が接続し、また信号線２′には第１ブロツクの薄膜トラ
ンジスタＴｌ、２のソース電極４２が接続し、第２ブロ
ツクの薄膜トランジスタＴ２．ｎ−１のソース電極４２
が接続するように、隣接するブロックにおいて遠い順に
薄膜トランジスタＴのソース電極４２同士が信号線を経
由して接続し、そして信号線ｎ′には第１ブロツクの薄
膜トランジスタＴｌ、ｎのソース電極４２が接続し、第
２ブロツクの薄膜トランジスタＴ２，１のソース電極４
２が接続することとなる。逆に言えば、隣接するブロッ
クにおいて距離の近い薄膜トランジスタＴのソース電極
４２同士が信号線で順次接続されるようになっている。

この場合、第７図に示すように、接続した信号線の配線
は、その距離が短い順に受光素子アレイ１１に沿って（
主走査方向に）、受光素子アレイ１１に近づけて受光素
子アレイ１１の上側に配置するようにする。つまり第１
ブロツクと第２ブロツクの間で具体的に説明すると、最
も短い信号線ｎ′が受光素子アレイ１１に最も近くに配
置され、次に信号線ｎ′−１が受光素子アレイ１１に２
番目に近く配置され、このようにして最も長い信号線１
′が信号線の内で一番外側に配置されることになる。以
上のような構成になっているので、第１ブロツクと第２
ブロツクの間には信号線同士が交差することがなく、ク
ロストークの心配がない。

次に、第２ブロツクと第３ブロツクとの間の配線群１３
の具体的構成を説明する。第２ブロツクの薄膜トランジ
スタＴ２，１〜Ｔ　２．ｎのそれぞれのソース電極４２
と、第３ブロツクの薄膜トランジスタＴ３．ｎ−Ｔ３，
１のそれぞれのソース電極４２とは受光素子アレイ１１
の下側に配置された信号線ｎ　〜１′によってそれぞれ
接続されている。

具体的には、信号線ｎ′には第２ブロツクの薄膜トラン
ジスタＴ２．１のソース電極４２が接続し、第３ブロツ
クの薄膜トランジスタＴ　３．ｎのソース電極４２が接
続し、また信号線ｎ′−１には第２ブロツクの薄膜トラ
ンジスタＴ２，２のソース電極４２が接続し、第３ブロ
ツクの薄膜トランジスタＴ３．ｎ−１のソース電極４２
が接続する。

このように隣接するブロックにおいて遠い順に薄膜トラ
ンジスタＴのソース電極４２同士を信号線で接続し、そ
して、第２ブロツクの薄膜トランジスタＴ　２．ｎのソ
ース電極４２と第３ブロツクの薄膜トランジスタＴ３，
１のソース電極４２とは信号線１′によって接続される
ことになる。逆に言えば、隣接するブロックにおいて距
離の近い薄膜トランジスタＴのソース電極４２同士を信
号線で順次接続されるようになっている。

上記第２ブロツクと第３ブロツクとの間の配線群１３に
ついて、第７図に示すように、配線は、その距離が短い
順に受光素子アレイ１１に沿って（主走査方向に）、受
光素子アレイ１１に近づけて受光素子アレイ１１の下側
に配置するようにする。つまり、第２ブロツクと第３ブ
ロツクの間の配線は、最も短い信号線１′が受光素子ア
レイ１１に最も近くに配置され、次に信号線２′か受光
素子アレイ１１に２番目に近く配置され、このようにし
て最も長い信号線ｎ′か信号線の内で一番外側に配置さ
れることになる。以上のような構成になっているので、
第２ブロツクと第３ブロツクの間には信号線同士か交差
することかなく、クロストークの心配がない。

全体の様子を第７図の配線群の概略図に示すと、奇数ブ
ロックから偶数ブロックへと配線群１３で接続する場合
は、受光素子アレイ１１の上側に配線群が配置され、偶
数ブロックから奇数ブロックへと配線群１３で接続する
場合は、受光素子アレイ１１の下側に配線群が配置され
る。そのため、奇数ブロックから偶数ブロックへの配線
群１３と偶数ブロックから奇数ブロックへの配線群１３
とが交差することがなく、クロストークの心配がない。

本実施例においては、第Ｎブロックを偶数ブロックであ
るとすると、第１ブロツクの下側に駆動用ＩＣ１５ａを
設けたのと同様に、偶数ブロックの第Ｎブロックの下側
に駆動用ＩＣ１５ｂを設ける。ここで、駆動用ＩＣ１５
ａ内のアナログスイッチ５ＷＩ−ＳＷｎには、信号線１
′〜ｎ′の順で接続されている。そして、第Ｎブロック
の薄膜トランジスタＴＮ、１．−ＴＮ、ｎのソース電極
４２がそれぞれ接続する信号線は駆動用ＩＣ１５ｂに接
続されるか、駆動用ＩＣ１５ｂ内のアナログスイッチＳ
　Ｗｌ　−Ｓ　Ｗｎには、駆動用ＩＣ１５ａから続いて
いる信号線が信号線ｎ′〜１′の順でそれぞれ接続され
ることになる。

駆動用ＩＣ１５ａ、１５ｂ内のアナログスイッチＳＷＬ
〜ＳＷｎに接続されるｎ本の共通信号線１４は、配線群
１３から引き出され、この配線群１３の信号線の配線中
に蓄積された電荷によって共通信号線１４の電位が変化
し、この電位値をアナログスイッチの動作により出力線
１７（ＣＯＭｌ、２）に抽出するようになっている。こ
こで、駆動用ＩＣ１５ａ、１５ｂにおいては、アナログ
スイッチＳＷＩ〜ＳＷｎの順で信号線の電位値を読み出
すこととなっている。

上記配線群１３においては、ブロック間のＴＰＴのソー
ス電極４２を接続する配線について説明したが、このよ
うに平行に配置された信号線間で起るクロストークを防
止するために、信号線間に一定電位の配線を配置するこ
とも考えられている。

次に、上記信号線間に設けられた一定電位の配線につい
て、第２図と第８図を使って説明する。

信号線間に設けられた一定電位の配線とは、例えば、ア
ースに接続（接地）されたグランド線が考えられる。第
８図に示すように、受光素子アレイ１１を縫うように形
成された複数の信号線について、並行に配置された信号
線と隣接する信号線の間にグランド線４３をそれぞれ信
号線と同一金属層のアルミニウムで形成する。本実施例
では、それぞれのグランド線４３を受光素子アレイ１１
の上側と下側に設けられたアースに接続（接地）するク
ロム（Ｃｒ　１）で形成された配線４４に接続する構成
となっている。また、駆動用ＩＣ１５ａ、１５ｂに共通
信号線１４が接続する部分についても、共通信号線１４
間にグランド線４３を配置するようにし、駆動用ＩＣ１
５ａ、１５ｂの直前でアースに接続する配線４４を設け
て、この配線４４にグランド線４３を接続する構成とし
ている。

グランド線４３の受光素子１１′、電荷転送部１２の薄
膜トランジスタ、それに受光素子アレイ１１近辺におけ
る具体的構成について、第２図を使って説明する。受光
素子アレイ１１の上側のグランド線４３は共通信号線１
４の間に配置され、共通信号線１４がブロック間を接続
するようにグランド線４３も共通信号線１４に沿ってブ
ロック間を接続している。グランド線４３の端部は、受
光素子アレイ１１の上側近くに主走査方向に設けられた
アースに接続（接地）するクロム（Ｃｒ　１）で形成さ
れた配線４４にコンタクトホールによって接続されるよ
うになっている。

また、受光素子アレイ１１の下側のグランド線４３は、
共通信号線１４の間に配置されるか、薄膜トランジスタ
のａ−３ｉ：Ｈ層を遮光するために形成された遮光用金
属層のアルミニラミ層３０を受光素子アレイ１１の下側
に引き出すようにしてグランド線４３を形成し、共通信
号線１４かブロック間を接続するようにグランド線４３
も共通信号線１４に沿ってブロック間を接続している。

つまり、遮光用金属層のアルミニラミ層３０からグラン
ド線４３が延びて、隣接するブロックの遮光用金属層の
アルミニラミ層３０に接続するようになっている。グラ
ンド線４３は、受光素子アレイ１１の下側近くに主走査
方向に設けられたアスに接続（接地）するクロム（Ｃｒ
　１）で形成された配線４４にコンタクトホールによっ
て接続されるようになっている。

更に、本実施例は第８図の配線群の概略図に示すように
、受光素子アレイ１１から最も外側に配置された信号線
（信号線１′又は信号線ｎ／）の更に外側に３本のグラ
ンド線４３が形成されている。受光素子アレイ１１から
最も外側に配置された信号線は、配線群１３の内側の信
号線と比較すると、内側の信号線がその両側に設けられ
たグランド線４３により負荷容量を形成するが、一番外
側の信号線は片側のグランド線４３のみにより負荷容量
を形成することになるため、負荷容量の均一化が図れな
い。そこで、内側の信号線と同様の状態にするために、
一番外側の信号線の更に外側に３本のグランド線４３を
設けることとして、負荷容量の均一化を図り、正確な電
荷を出力できるようにしている。

本実施例では、一番外側に３本のグランド線４３を設け
ているが、負荷容量の値を計算して、番外側のグランド
線４３を何本にするかはセンサによって異なる。尚、負
荷容量の値は、総配線長、配線幅、配線のピッチ、配線
の材質、それに絶縁層の材質によって設計することがで
きる。

また、第８図で、配線群１３の形状を縦配線、横配線、
それに斜め配線を使って形成しているのは、配線群１３
の総配線長を短くするためである。

次に、本発明に係る一実施例のイメージセンサの製造方
法について使い説明する。

まず、検査し、そしてアンモニアと過酸化水素水の混合
液を用いて洗浄されたガラス等（例えば、コーニンク７
０５９のガラス）の基板２１上に、ゲート電極２５とな
る第１のクロム（Ｃｒｌ）層及び付加容量ＣＣｉ、ｊの
下部金属層４４′となる第１のクロム（Ｃｒｌ）層と、
配線群１３のアースに接続し、受光素子アレイ１１の両
側と駆動用ＩＣ１５ａ、１５ｂ直前に形成される配線４
４となる第１のクロム（Ｃｒ　１）層をＤＣスパッタ法
により５００〜１００ＯＡ程度の厚さて着膜する。

次にこのＣｒｌをフォトリソ工程と硝酸セリウムアンモ
ニウム、過塩素酸、水の混合液を用いたエツチング工程
によりパターニングする。

そしてＢＨＦ処理およびアルカリ洗浄を行い、ゲート電
極２５のＣｒｌのパターン上に薄膜トランジスタ（Ｔ　
Ｐ　Ｔ）部の絶縁層２６と、その上の半導体活性層２７
と、またその上の絶縁層２９を形成するために、窒化シ
リコン（ａ−５ｉＮｘｌ）膜を２０００〜４００ＯＡ程
度の厚さで、水素化アモルファスシリコン（ａ−５ｉ：
Ｈ）を３００〜１００ＯＡ程度の厚さて、窒化シリコン
（ａ　−８ｉＮｘ２）膜を１０００〜２００ＯＡ程度の
厚さて順に真空を破らすにプラズマＣＶＤ　（Ｐ−ＣＶ
Ｄ）により着膜する。真空を破らずに連続的に着膜する
ことてそれぞれの界面の汚染を防ぐことができ、ＴＰＴ
の特性の安定化を図ることができる。

ａ−５ｉＮｘｌ膜をＰ−ＣＶＤで形成する条件は、基板
温度か３２０〜３７０℃て、ＳｉＨ，とＮＨ，のガス圧
力が０．　１〜０．　５Ｔｏｒｒで、ＳｉＨ，ガス流量
が１０〜５０ｓｃｃＩＩＩで、ＮＨ，のガス流量が１０
０〜３００ｓＣＣＩＩＩで、ＲＦパワーが５０〜２００
Ｗである。

ａ−３ｉ：Ｈ膜をＰ−ＣＶＤで形成する条件は、基板温
度が２６０〜２８０℃で、Ｓ　ｉ　Ｈ，のガス圧力が０
．　１〜０．　５Ｔｏｒｒて、ＳｉＨ，ガス流量が１０
０〜３００ｓｅｃｍで、ＲＦパワーが５０〜２００Ｗで
ある。

ａ−３ｉＮｘ２膜をＰ−ＣＶＤで形成する条件は、基板
温度が２３０〜２７０℃で、ＳｉＨ，とＮＨｌのガス圧
力が０．　１〜０．５Ｔｏｒｒで、ＳｉＨ，ガス流量か
１０１０−５０ｓｅで、ＮＨ，のガス流量が１００〜３
００ｓｃｃｍて、ＲＦパワーか５０〜２００Ｗである。

このように、基板温度を下層膜の窒化シリコン（ａ−５
ｉＮｘｌ）膜から上層膜の窒化シリコン（ａ−５ｉＮｘ
２）膜に従って温度を下げることで、膜中に取り込まれ
た水素の放出を抑えることができ、膜の特性を保持する
ことができる。

次に、ゲート電極２５に対応するような形状でトップ絶
縁層２９を形成さるために、トップ絶縁層２９の上にレ
ジストを塗布し、そして基板２１の裏方向からゲート電
極２５の形状パターンをマスクとしたセルフアライメン
ト法を用いて裏面露光を行い、現像して、レジスト剥離
を行ってトップ絶縁層２９のパターンを形成する。

さらにＢＨＦ処理を行い、その上にオーミックコンタク
ト層２８としてｎ生型のａ−８ｉ：ＨをＰ−ＣＶＤによ
り１　％ノＰ　Ｈｏを含んだＳｉＨ。

ガスを用いて２４０〜２６０℃で１０００〜２０００Ａ
程度の厚さで着膜する。

次に、ＴＰＴのドレイン電極４１とソース電極４２、受
光素子１１＃の下部の金属電極２２及び付加容ＪｉＬＣ
Ｃ４，ｊのドレイン電極４１からの引出し部４１′とな
る第２のクロム（Ｃｒ　２）層をＤＣマグネトロンスパ
ッタにより１０００〜２０００八程度の厚さで室温て着
膜し、受光素子１１″の光導電層２３となるａ−３ｉ：
ＨをＰ−ＣＶＤにより１〜１．５μｍ程度の厚さて着膜
し、受光素子１１′の透明電極２４となるＩＴＯをＤＣ
マクネトロンスパッタにより５００〜１００ＯＡ程度の
厚さで着膜する。この時、それぞれの着膜の前にアルカ
リ洗浄を行う。

上記のａ−８ｉ：Ｈ膜をＰ−ＣＶＤて形成する条件は、
基板温度が１７０〜２４０℃で、ＳｉＨ４のガス圧力が
０　、　３〜０　、　７　Ｔｏｒｒて、ＳｉＨ。

ガス流量が１５０〜３００ｓｃ’ｃｍて、ＲＦパワーか
１００〜２００Ｗである。

また、上記のＩＴＯをＤＣスパッタで形成する条件は、
基板温度が室温て、１０ｍｏ１％の酸化スズ（ＳｎＯ２
）含有の酸化インジウム（Ｉｎ２０３）をターゲットと
して用い酸素（０，）と反応させる反応性スパッタとす
る。

この後、受光素子１１″の透明電極２４を個別電極とし
て形成するために、ＩＴＯをフォトリソ工程と塩化第２
鉄と塩酸の混合液を用いたエツチング工程でパターニン
グする。次に同一のレジストパターンにより光導電層２
３のａ−３ｉ：ＨをＣＦ、とＯ３の混合ガスを用いたド
ライエツチングによりパターニングする。ここで金属電
極２２のクロム（Ｃｒ　２）層は、ａ−５ｉ：Ｈのドラ
イエツチング時にストッパーとしての役割を果たし、パ
ターニングされずに残ることになる。このトライエツチ
ング時において、光導電層２３のａ−３ｌ：Ｈ層には、
サイドエッチが大きく入るため、レジストを剥離する前
に再度ＩＴＯのエツチング（リエッチンク）を行う。す
ると、ＩＴＯの周辺裏側からさらにエツチングされて光
導電層２３のａ−５ｉ：Ｈ層と同しサイスのＩＴＯが形
成される。

次に、受光素子１１′の金属電極２２のクロム層、ＴＰ
Ｔのドレイン電極４１とソース電極４２のクロム層及び
付加容量ＣＣｉ、ｊの引出し部４１′のクロム層となる
Ｃｒ２をフォトリソ法により露光現像を行いレジストパ
ターンを形成し、硝酸セリウムアンモニウム、過塩素酸
、水の混合液を用いたエツチング工程でパターニングし
、同一レジストパターンを用いて受光素子１１′の金属
電極２２のクロム層の下層となるｎ中型のａ−Ｓｉ・Ｈ
層及びａ−５ｉ：Ｈ層、ＴＰＴのオーミックコンタクト
層２８のｎ中型のａ−５ｉ：Ｈ層及び半導体活性層２７
のａ−５ｉ：Ｈ層、そして付加容量ＣＣｉ、ｊの引出し
部４１′のクロム層の下層となるｎ中型のａ−３ｉ：Ｈ
層及びａ−Ｓｉ：Ｈ層をエツチングし、レジスト剥離を
行う。これにより、金属電極２２、ドレイン電極４１と
ソース電極４２、そしてドレイン電極４１の一部を受光
素子１１′側に引き出した方形状の引出し部４１′のパ
ターンが形成され、また半導体活性層２７のパターンが
形成され、更にオーミックコンタクト層２８も分割され
てトレイン電極４１に接触する部分２８ａとソース電極
４２に接触する部分２８ｂのパターンが形成される。

次に、ＴＰＴのゲート電極２５の絶縁層２６となるａ−
３ｉＮｘｌのパターンを形成するために、ａ−３ｉＮｘ
ｌをＨＦ、と０２　の混合ガスを用いたフォトリソエツ
チング工程によりパターニングする。そして、イメ一ジ
センサを覆うように絶縁層のポリイミドを１〜１．５μ
ｍ程度の厚さで塗布し、１６０℃程度でプリベークを行
って、各コンタクト部分を形成するためにフォトリソエ
ツチング工程を行い、再度ベーキングする。これにより
、受光素子１１′においては金属電極２２に電源を供給
するコンタクト部分と透明電極２４から付加容量ＣＣｉ
、ｊへと配線３０ａを接続するコンタクト部分、付加容
量ＣＣｉ、ｊにおいては透明電極２４から引出し部４１
′に配線３０ａを接続するコンタクト部分と下部金属層
４４′と上部金属層３０′を接続するコンタクトホール
部分、ＴＰＴにおいてはソース電極４２から配線群１３
へ接続するコンタクト部分、配線群１３においてグラン
ド線４３がアースに接続する配線４４へと接続するコン
タクト部分が形成される。この後に、コンタクト部分等
に残ったポリイミドを完全に除去するために、０２でプ
ラスマにさらすＤｅｓｃｕｍを行う。

次に、アルミニウム（Ａｌ）をＤＣマグネトロンスパッ
タによりイメージセンサ全体を覆うように１〜２μｍ程
度の厚さで１５０℃程度の温度で着膜し、所望のパター
ンを得るためにフッ酸、硝酸、リン酸、水の混合液を用
いたフォトリソエツチング工程でパターニングする。こ
れにより、受光素子１１′においては、金属電極２２に
電源を供給する配線部分と、透明電極２４から付加容量
ＣＣｉ、ｊの引出し部４１′へと接続する配線３０ａ部
分、付加容量ＣＣｉ、ｊにおいては上部金属層３０′の
パターン、ＴＰＴにおいてはａ−３ｉ：Ｈ層の遮光用と
してのアルミニウム層３０のパターン及びドレイン電極
４１を覆うアルミニウム層のパターン、配線群１３にお
いては、ＴＰＴのソース電極４２に接続するような構成
の共通信号線１４のパターンと、グランド線４３のパタ
ーンとが形成される。

最後に、パシベーション層となるポリイミドを２〜４μ
ｍ程度の厚さで塗布し、１２５℃程度の温度でプリベー
クを行った後にフォトリソエツチング工程でパターニン
グを行い、さらに２３０℃程度の温度で９０分間ベーキ
ングしてパシベーション層を形成する。この後、Ｄｅｓ
ｃｕｍを行い、不要に残っているポリイミドを取り除く
。

その後、駆動用ＩＣ１５ａ、１５ｂ等を実装し、ワイヤ
ボンディング、組み立てが為され、イメジセンサが完成
する。

上記共通信号線１４は、ＴＰＴのソース電極４２に接続
する構成で、受光素子アレイ１１を蛇行するパターンに
て全体をアルミニウム（Ａ１）で形成しているため、共
通信号線１４全体の抵抗値を下げることが可能となる。

次に、本発明に係る一実施例のイメージセンサの駆動方
法を簡単に説明する。

受光素子アレイ１１上に配置された原稿（図示せず）に
光源（図示せず）からの光が照射されると、その反射光
が受光素子（フォトダイオードＰ）に照射し、原稿の濃
淡に応した電荷を発生させ、受光素子１１″の付加容量
ＣＣｉ、ｊ等に蓄積される。

ゲートパルス発生回路（図示せず）から受光素子１１′
のブロック単位に設けられているゲート信号線Ｇｉ　（
ｉ−１〜Ｎ）を経由して伝達されたゲートパルスφＧに
基づき薄膜トランジスタＴがブロック単位でオンの状態
になると、フォトダイオードＰと共通信号線１４側を接
続して受光素子１１′の付加容量ＣＣ１，ｊ等に蓄積さ
れた電荷をブロック毎に配線群１３における共通信号線
１４の線間容量に転送蓄積される。

このように共通信号線１４の線間容量に蓄積された電荷
により各共通信号線１４の電位が変化し、この電圧値を
駆動用ＩＣ１５ａ、１５ｂ内のアナログスイッチＳＷｉ
　（ｉ＝１〜ｎ）を順次オンにしてＣＯＭＩ、２の出力
線１７に抽出するものである。

そして、次のブロックの薄膜トランジスタをオンにして
、当該ブロックの付加容量ＣＣｉ、ｊ等に蓄積された電
荷を配線群１３における共通信号線１４の線間容量に転
送蓄積し、電圧値を駆動用ＩＣｌ５ａ、１５ｂによって
ＣＯＭＩ、２の出力線１７に抽出するものである。

ここで、駆動用ＩＣ１５ａにおいては、受光素子アレイ
１１の奇数ブロックの電荷を読み出すように制御し、駆
動用ＩＣ１５ｂにおいては、受光素子アレイ１１の偶数
ブロックの電荷を読み出すように制御して、それぞれを
合成して画像信号として出力するようにする。

本実施例のイメージセンサによれば、複数の受光素子１
１′を１ブロツクとし、ブロック内の各受光素子１１′
に接続する薄膜トランジスタのソース電極４２と隣接す
るブロック内の各受光素子１１″に接続する薄膜トラン
ジスタのソース電極４２との間の共通信号線１４の配線
が、ブロック内の薄膜トランジスタのソース電極４２と
隣接するブロック内の薄膜トランジスタのソース電極４
２との距離の近い順に接続し、更にブロック内の薄膜ト
ランジスタのソース電極４２と隣接するブロック内の薄
膜トランジスタのソース電極４２との間の共通信号線１
４の配線がブロック単位に受光素子アレイ１１の主走査
方向に対して交互に配線を配置するようにし、接続した
共通信号線１４は短い方の配線を受光素子アレイ１１側
に順に配置し、共通信号線１４の間にグランド線４３を
設けるようにしているので、信号線同士が交差すること
かなく、そして平行に配置された共通信号線１４間に設
けられたグランド線４３が共通信号線１４間のクロスト
ークを防止し、配線群１３における共通信号線１４の線
間容量に蓄積された電荷を正確に読み出すことができ、
イメージセンサの階調の再現性を向上させる効果がある
。

また、受光素子アレイ１１から最も遠く外側に配置され
た信号線（信号線１′又は信号線ｎ′）の更に外側に３
本のグランド線４３を設けるようにしているので、当該
３本のグランド線４３によって、一番外側の信号線と内
側の信号線とにおける負荷容量が均一になり、配線群１
３における共通信号線１４の線間容量に蓄積された電荷
を正確に読み出すことができ、イメージセンサの階調の
再現性を向上させる効果がある。

本実施例のイメージセンサの製造方法によれば、基板２
１上に電荷転送部１２の薄膜トランジスタスイッチング
素子のゲート電極２５と付加容量ＣＣｉ、ｊの下部金属
層４４′とアース接続の配線４４をクロム（Ｃｒ　１）
層の同一金属層で形成し、受光素子１１′の金属電極２
２と付加容量ＣＣｉ、ｊの導電層である引出し部４１′
と薄膜トランジスタスイッチング素子のソース電極４２
、ドレイン電極４１とをクロム（Ｃｒ２）層の同一金属
層で形成し、付加容量ＣＣｉ、ｊの上部金属層３０′　
と薄膜トランジスタスイッチング素子の遮光用金属層の
アルミニウム層３０と配線群１３の共通信号線１４部分
と信号線間に配置されたグランド線４３とをアルミニウ
ム層の同一金属層で形成することとしたイメージセンサ
の製造方法としているので、同一基板２１上に受光素子
１１′、電荷転送部１２の薄膜トランジスタスイッチン
グ素子、付加容量ｃｃ＋、ｊ及び配線群１３等から成る
イメージセンサを効率良く製造することができる効果が
ある。

上記イメージセンサにおいては、薄膜トランジスタスイ
ッチング素子のゲート電極２５と付加容量ＣＣｉ、ｊの
下部金属層４４′をクロム（Ｃｒｌ）層で形成している
が、クロムの代わりにタンタル（Ｔａ）又はチタン（Ｔ
１）を用いても構わない。

同様に、受光素子１１′の金属電極２２と付加容量ＣＣ
ｉ、ｊの導電層である引出し部４１′と薄膜トランジス
タスイッチング素子のソース電極４２、ドレイン電極４
１をクロム（Ｃｒ　２）層で形成しているが、クロムの
代わりにタンタル（Ｔａ）又はチタン（Ｔｉ）を用いて
も構わない。また、受光素子１１′の光導電層にＩＴＯ
を用いたが、酸化スズ（ＳｎＯ２）を用いても構わない
し、付加容量ＣＣｉ、ｊの上部金属層３０′と配線群１
３の配線部分をアルミニウム層で形成しているが、アル
ミニウム層の代わりに下層にモリブデン（ＭＯ）、上層
にアルミニウム（ＡＩ）の積層構造の金属層を用いるこ
とも考えられる。

（発明の効果） 本発明によれば、基板上に薄膜トランジスタスイッチン
グ素子のゲート電極と付加容量の下部金属層とを同一金
属層で形成し、受光素子の金属電極と付加容量の導電層
と薄膜トランジスタスイッチング素子のソース電極、ド
レイン電極とを同一金属層で形成し、付加容量の上部金
属層と配線群の配線部分とを同一金属層で形成すること
としたイメージセンサの製造方法としているので、同一
基板上に受光素子、薄膜トランジスタスイッチング素子
、付加容量及び配線群等から成るイメージセンサを効率
良く製造することができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例に係るイメージセンサの等価
回路図、第２図は本発明の一実施例に係るイメージセン
サの受光素子、付加容量、電荷転送部と配線群の一部の
平面説明図、第３図は第２図のＡ−Ａ’部分の断面説明
図、第４図は第２図のＢ−Ｂ’部分の断面説明図、第５
図は第２図のｃ−ｃ’部分の断面説明図、第６図は第２
図のＤＤ′部分の断面説明図、第７図は本発明の一実施
例に係るイメージセンサの配線群の概略図、第８図は本
発明の別の実施例に係るイメージセンサの配線群の概略
図、第９図は従来のイメージセンサの等価回路図、第１
０図は第９図における多層配線構造の平面説明図、第１
１図は第１０図のＥ−Ｅ’部分の断面説明図である。 １１．５１・・・・・・受光素子アレイ１２．５２・・
・・・・電荷転送部 １３・・・・・・・・・・・・・・・配線群１４．５４
・・・・・・共通信号線 １５．５５・・・・・・駆動用ＩＣ １７，５７・・・・・・出力線 １８・・・・・・・・・・・・・・・付加容量アレイ２
１・・・・・・・・・基板 ２２・・・・・・・・・金属電極 ２３・・・・・・・・・光導電層 ２４・・・・・・・・・透明電極 ２５・・・・・・・・・ゲート電極 ２６・・・・・・・・・絶縁層 ２７・・・・・・・・・半導体活性層 ２８・・・・・・・・・オーミックコンタクト層２９・
・・・・・・・・トップ絶縁層 ３０・・・・・・・・・アルミニウム層３０′・・・・
上部金属層 ３１・・・・・・・・・下層信号線 ３２・・・・・・・・・上層信号線 ３３・・・・・・・・・絶縁層 ３４・・・・・・・・・コンタクトホール３５・・・・
・・・・・信号線 ３６・・・・・・・・コンタクト部 ４１・・・・・・・・・ドレイン電極 ４１′・・・・・・引出し部 ４２・・・・・・・・・ソース電極 ４３・・・・・・・・グランド線 ４４・・・・・・・・・アース接続の配線４４′・・・
・・・下部金属層 ４５・・・・・・・・・コンタクトホール５３・・・・
・・・・・多層配線 出 願　　人　富士ゼロックス株式会社 Ｈ０４Ｎ ５／３３５ ０発 明 者 酒 井 義 彦 神奈川県海老名市本郷２２７４番地 海老名事業所内 富士ゼロックス株式会社

Claims (1)

1. 【特許請求の範囲】 　金属電極、光導電層、透明電極を順次積層して成る受
   光素子と、ゲート電極、ソース電極、ドレイン電極を有
   する薄膜トランジスタスイッチング素子と、前記受光素
   子と前記薄膜トランジスタスイッチング素子との間に上
   部金属層と下部金属層で挟まれた導電層を有する付加容
   量と、前記受光素子と隣接する受光素子と間を通過し、
   前記複数の受光素子を主走査方向にライン状に配列した
   受光素子アレイを縫うような形状となる配線群とを、同
   一基板上に形成するイメージセンサの製造方法において
   、 前記基板上に前記薄膜トランジスタスイッチング素子の
   ゲート電極と前記付加容量の下部金属層とを同一金属層
   で形成し、前記受光素子の金属電極と前記付加容量の導
   電層と前記薄膜トランジスタスイッチング素子のソース
   電極、ドレイン電極とを同一金属層で形成し、前記付加
   容量の上部金属層と前記配線群の配線部分とを同一金属
   層で形成することを特徴とするイメージセンサの製造方
   法。