JPH04100315A - 論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、論理回路に関し、例えば、高速コンピュー
タを構成する高速論理集積回路装置等に搭載されるＳ　
Ｐ　Ｌ　（Ｓｕｐｅｒ　　Ｐｕ５ｈ−ｐｕｌｌ　　Ｌｏ
ｇｉｃ）回路に利用して特に有効な技術に関する。

〔従来の技術〕

入力信号を受ける位相９１１１回路と、位相分割回路の
反転出力信号を伝達する出カニミッタフォロア回路とを
含むＮＴ　Ｌ　（Ｎｏｗ　　Ｔｈｒｅｓｈｏｌｄ　　Ｌ
ｏｇｉｃ）　１回路がある。また、ＮＴＬＩ回路の出力
部をアクティブプルダウン回路に置き換えたいわゆるＳ
ＰＬ回路がある。

ＳＰＬ回路は、第９図に例示されるように、入力信号３
１を受ける入力トランジスタＴＩと、回路の接地電位と
上記入力トランジスタＴ１のコレクタとの間ならびに入
力トランジスタＴＩのエミッタと回路の電源電圧との間
にそれぞれ設けられる抵抗Ｒ５及びＲ４とからなる位相
分割回路を備える。この位相分割回路の反転出力信号す
なわち入力トランジスタＴｌのコレクタ電位は、出力ト
ランジスタＴ３のベースに供給され、位相９１１１回路
の非反転出力信号すなわち入力トランジスタＴ１のエミ
ッタ電位は、キャパシタＣ１及び抵抗Ｒ１からなる微分
回路を介して、プルダウン用トランジスタＴ４のベース
に供給される。このプルダウン用トランジスタＴ４のベ
ースには、バイアス用トランジスタＴ２を中心とするバ
イアス回路によって、これがオン状態の直前となる所定
のバイアス電圧ＶＢが与えられる。これにより、プルダ
ウン用トランジスタＴ４は、出力トランジスタＴ３に対
するアクティブ負荷として作用し、キャパシタＣ１及び
抵抗Ｒ１とともにアクティブプルダウン回路を構成する
。その結果、ＳＰＬｉ路の感度が高められ、その動作が
高速化される。

ＳＰＬ回路については、例えば、特開平１−２６１０２
４号公報等に記載されている。

〔発明が解決しようとする課題〕

本顧発明者等は、この発明に先立って、上記第９図のＳ
ＰＬ回路に改良を加えた第７図のようなＳＰＬ回路を開
発した。すなわち、第７図において、ＳＰＬ回路は、回
路の接地電位と入力トランジスタＴ１のコレクタとの間
に設けられそのゲートに入力信号Ｓｌを受けるＰチャン
ネルＭＯ５ＦＥＴＱ１と、このＭＯ３ＦＥＴＱＩに並列
形態に設けられるダイオードＤｉとを含む、これらのＭ
ＯＳＦＥＴＱＩ及びダイオードＤｉは、入力トランジス
タＴ１に対する可変インピーダンス手段として作用する
とともに、ＭＯ３ＦＥＴＱＩは、出力信号ＳＯの立ち上
がり変化を高速化するアクティブプルアップ手段として
作用し、ダイオードＤ１は、出力信号ＳＯのロウレベル
を設定するレベル設定手段として作用する。これにより
、ＳＰＬ回路の動作の高速化及び安定化を図りつつ、そ
の低消費電力化が図られる。

ところが、本願発明者等は、上記第７図の５ＰＬｌｉ路
をさらに低消費電力化しようと試み、次のような問題点
に直面した。すなわち、上記ＳＰＬ回路の消費電力をさ
らに削減するためには、位相分１１回路を構成する抵抗
Ｒ４の抵抗値を大きくしその動作電流を小さくすること
が必要となる。しかし、抵抗Ｒ１は、入力信号ＳＩがロ
ウレベルに変化され入力トランジスタＴＩがオフ状態と
されるとき、微分回路を構成するキャパシタＣ１の放電
経路を構成する。このため、抵抗Ｒ１の抵抗値を大きく
するとキャパシタＣ１の放電時間が長くなり、特に第８
図に例示されるように、入力信号Ｓ１がネガティブパル
スとされロウレベルとされる期間が短い場合において、
微分回路の効果が損なわれ、出力信号ＳＯの立ち下がり
変化が遅くなる。その結果、５ＰＬＥ路のインパルス応
答性及びステップ応答性が悪化するとともに、相応して
ＳＰＬ回路の低消費電力化が制限される。

この発明の目的は、インパルス応答性及びステップ応答
性を高めつつ低消費電力化を図ったｓｐＬ回路を提供す
ることにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、５ＰＬＤ路の位相分割回路を構成する入力ト
ランジスタのコレクタと第１の電源電圧との間に、その
ゲートに入力信号を受けるＰチャンネルＭＯ５ＦＥＴと
このＭＯＳＦＥＴと並列形態に設けられるダイオードと
からなる第１の可変インピーダンス手段を設け、入力ト
ランジスタのエミフタと第２の電源電圧との間に、その
ゲートに回路の出力信号又はその微分信号を受けるＮチ
ャシネ１ＭＯ５ＦＥＴからなる第２の可変インビーダン
ス手段を設けるものである。

〔作　用〕

上記した手段によれば、第２の可変インピーダンス手段
を構成するＮチャンネルＭＯＳ　Ｆ　ＥＴが入力信号に
従って選択的にオン状態とされることで、プルダウン用
トランジスタに入力信号の変化を伝達する微分回路のキ
ャパシタの放電時間を縮小しつつ、位相分割回路の動作
電流を削減することができる。その結果、ＳＰＬ回路の
インパルス応答性及びステップ応答性を高めつつ、その
低消費電力化を推進できる。

〔実）Ｉｌｌ　１　） 第１図には、この発明が適用されたＳＰＬ回路の第１の
実施例の回路図が示されている。また、ｇ！８２図には
、第１図のＳＰＬ回路の信号波形図の一例が示されてい
る。これらの図をもとに、この実施例のＳＰＬ回路の構
成と動作の概要ならびにその特徴について説明する。

なお、この実施例のＳＰＬ回路は、特に制限されないが
、同様な多数のＳＰＬ回路とともに、高速コンピュータ
等を構成する高速論理集積＠路装置に搭載される。第１
図の各回路素子は、特に制限されないが、高速論理集積
回路装置を構成する他の回路素子とともに、単結晶シリ
コンのような１個の半導体基板上に形成される。以下の
回路図において、そのチャンネル（バックゲート）部に
矢印が付されるＭＯＳＦＥＴ　（金属酸化物半導体型電
界効果トランジスタ、この明細書では、ＭＯＳＦＥＴを
して絶縁ゲート型電界効果トランジスタの総称とする）
はＰチャンネル型であって、矢印の付されないＮチャシ
ネ１ＭＯ５ＦＥＴと区別して示される。また、図示され
るトランジスタ（この明細書７は、バイポーラトランジ
スタを単にトランジスタと略称する）は、特に制限され
ないが、すべてＮＰＮ型トランジスタである。

第り図において、この実施例のＳＰＬ回路は、特に制限
されないが、そのベースに所定の入力信号ＳＩを受ける
λカトランジスタＴ１を含む、この入力トランジスタＴ
１のコレクタは、特にｌ１ｌｌｉ！されないが、並列形
態とされるＰチャンネルＭＯ３ＦＥＴＱＩ及びダイオー
ドＤＩを介して回路の接地電位（第１の電源電圧）に結
合され、そのエミッタは、ＮチャンネルＭＯＳＦＥＴＱ
１１　　（第１のＮチャシネ１ＭＯ５ＦＥＴ）を介して
電源電圧ＶＥＥ　（第２の電源電圧）に結合される。入
力トランジスタＴＩとＭＯ３ＦＥＴＱＩ及びダイオード
Ｄ１ならびにＭＯ５ＦＥＴＱＩ　ｌは、ＳＰＬ回路の位
相骨ＩＩ回路を構成する。

ＭＯ５ＦＥＴＱＩのゲートには、入力信号ＳＸが供給さ
れ、ＭＯ５ＦＥＴＱＩ　Ｌのゲートには、特にｌ１ｌｌ
Ｉｉされないが、回路の出力信号ｓｏが供給される。こ
こで、電源電圧ＶＥＲは、特に制限されないが、例えば
−２，２■のような負の電源電圧とされる。また、入力
信号ＳＩは、そのハイレベルを−０，８■としロウレベ
ルを−１，４■とする比較的小振幅のディジタル信号と
される。さらに、ダイオードＤ１は、ＮＰＮ型バイポー
ラトランジスタをもとに形成され、そのベース・エミッ
タ電圧ｖｓｇとほぼ同一の順方向電圧を持つ。

これにより、ＭＯ５ＦＥＴＱＩは、いわゆるアクティブ
プルアンプ手段として作用し、入力信号３１がロウレベ
ルとされ入力トランジスタＴ１がオフ状態とされるとき
、入力トランジスタＴ１のコレクタノードに結合される
寄生容量を急速にチャージして、回路の出力信号ＳＯの
立ち上がり変化を高速化する。また、ダイオードＤＩは
、いわゆるレベル設定手段として作用し、入力信号５１
がハイレベルとされＭＯＳ　Ｆ　ＥＴＱ　１がオフ状態
とされるとき、出力信号ＳＯのロウレベルをほぼ一２Ｖ
ｓａに設定する。つまり、ＭＯ５ＦＥＴＱＩ及びダイオ
ードＤ１は、入力トランジスタＴ１に対する第１の可変
インピーダンス手段として作用し、出力信号ＳＯのレベ
ルを設定しつつ５ＰＬＷＡ路の定常的な動作電流を抑制
する。

一方、ＭＯ５ＦＥＴＱＩ　１は、入力トランジスタＴＩ
に対するいわゆる第２の可変インピーダンス手段として
作用し、入力信号ＳＩがロウレベルとされ出力信号ＳＯ
がハイレベルとされるとき選択的にオン状態となって、
後述するキャパシタＣ１の放電時間を縮小する。

この実施例の５ＰＬｉｉ路は、特に制限されないが、さ
らに回路の接地電位及び電源電圧ＶＢＥ間にトーテムポ
ール形態に設けられる出力トランジスタＴ３及びプルダ
ウン用トランジスタＴ４（プルダウン手＆）を含む、こ
のうち、出力トランジスタＴ３のベースは、上記位相分
割回路の反転出力ノードすなわち入力トランジスタＴｌ
のコレクタに結合され、トランジスタＴ４のベースは、
キャパシタＣ１（第１キヤパシタ）を介して位相分割回
路の非反転出力ノードすなわち入力トランジスタＴｌの
エミッタに結合される。トランジスタＴ４のベースと電
源電圧ＶＥＥとの間には、キャパシタＣＩとともに第１
の微分回路を構成する抵抗Ｒ１（第１の抵抗手段）が設
けられる。また、トランジスタＴ３及びＴ４の共通結合
されたエミッタ及びコレクタは、ＳＰＬｒ路の出力端子
Ｓ。

に結合される。これにより、トランジスタＴ３及びＴ４
は、いわゆるプγシェブル出力回路を構成し、トランジ
スタＴ４ならびにキャパシタＣＩ及び抵抗Ｒ１は、出力
トランジスタＴ３に対するアクティブプルダウン回路を
構成する。

回路の接地電位とトランジスタＴ４のベースとの間には
、特に制限されないが、バイアス用トランジスタＴ２が
設けられる。このトランジスタＴ２のベースには、特に
ＭＨ！されないが、高速論理集積回路装置の図示されな
い電圧発生回路から、電源電圧ＶＥＥより２Ｖ、Ｅだけ
高い所定のバイアス電圧ＶＢが供給される。このため、
トランジスタＴ４には、回路の電源電圧よりｖａｅだけ
高いバイアス電圧が与えられる。これにより、出力トラ
ンジスタＴ４は、これがオン状態となる直前の状Ｓにバ
イアスされる。

入力信号ＳＩが例えば−ＶＢＥのようなハイレベルとさ
れるとき、位相分１ｓ回路では、人力トランジスタＴＩ
がオン状態となり、ＭＯ５ＦＥＴＱ１がはぽオフ状態と
なる。このため、位相分割回路の反転出力信号すなわち
入力トランジスタＴＩのコレクタ電位は、回路の接地電
位よりダイオードＤＩの層方向電圧分だけ低い−ｖ、Ｅ
のようなロウレベルとなり、その弊反転出力信号すなわ
ち入力トランジスタＴＩのエミッタ電位は、上記入力信
号５ＩＩ７）ハイレベルより入力トランジスタＴ１のベ
ース・エミッタ電圧分だけ低い一２ＶＢＨのようなハイ
レベルとなる。

位相分１１１回路の反転出力信号のロウレベルは、出力
トランジスタＴ３のベースにそのまま伝達され、奔反転
出力信号の立ち上がり変化は、キャパシタＣ１及び抵抗
Ｒ１からなる第１の微分回路を介してプルダウン用トラ
ンジスタＴ４のベースに伝達される。したがって、出力
トランジスタＴ３がオフ状態となり、プルダウン用トラ
ンジスタＴ４が一時的にオン状態となる。その結果、Ｓ
ＰＬ回路の出力信号ＳＯは、急速に回路の電源電圧のよ
うなロウレベルになろうとする。ところが、回路の接地
電位と入力トランジスタＴｌのコレクタとの間には、前
述のように、ダイオードＤｉからなるクランプ回路が設
けられる。このため、ＳＰＬ回路の出力信号ＳＯのロウ
レベルは、はぼ−２ＶＢＥのレベルでクランプされる。

なお、このとき、ＭＯ５ＦＥＴＱＩ　１は、出力信号Ｓ
Ｏがロウレベルとされることで、はぼオフ状態とされる
。これにより、位相分割回路に流される動作電流は微小
なものとなり、ＳＰＬ回路の低消費電力化が図られる。

一方、入力信号Ｓｌが一２ＶＢ＋！のようなロウレベル
とされると、位相分割回路では、入力トランジスタＴＩ
がオフ状態となり、代わってＭＯ３ＦＥＴＱｌがオン状
態となる。このため、位相分割回路の反転出力信号は回
路の接地電位のようなハイレベルとなり、その非反転出
力信号は、上記入力信号Ｓｌのロウレベルより入力トラ
ンジスタＴｌのベース・エミッタ電圧分だけ低い一３Ｖ
ＢＨのようなロウレベルとなる９位相分割回路の反転出
力信号のハイレベルは、同様にそのまま出力トランジス
タＴ３のベースに伝達され、非反転出力信号の立ち下が
り変化は、上記微分回路を介してプルダウン用トランジ
スタＴ４のベースに伝達される。これにより、プルダウ
ン用トランジスタＴ４がオフ状態となり、代わって出力
トランジスタＴ３がオン状態となる。その結果、ＳＰＬ
回路の出力信号Ｓｏは、はぼ−Ｖｌｌｌ！のようなハイ
レベルとされる。つまり、第１図のＳＰＬｉ路は、入力
信号Ｓ！の論理レベルを反転して出力端子ＳＯに伝達す
るインバータ回路として機能する。

ところで、入力信号Ｓ！がロウレベルとされ入力トラン
ジスタＴＩがオフ状態とされるとき、第２の可変インピ
ーダンス手段を構成するＭＯ５ＦＥＴＱＩＩは、ＳＰＬ
回路の出力信号ＳＯが−ＶＢＨのようなハイレベルとさ
れることでオン状態となる。このとき、第１の微分回路
を構成するキャパシタＣ１の蓄積電荷はこのＭＯ３ＦＥ
ＴＱＩ　１を介して急速に放電され、これによつてその
ディスチャージ時間が大幅に縮小される。このため、入
力信号Ｓｌが、第２図に例示されるように、比較的小さ
なパルス幅のネガティブパルスとされる場合でも、微分
回路としての効果が損なわれず、対応した小さなパルス
幅の出力信号ＳＯが得られる０以上の結果、ＳＰＬ回路
の低消費電力化を図りつつ、そのインパルス応答性及び
ステップ応答性を高めることができる。

以上のように、この実施例の５ＰＬＥ路では、位相分割
回路を構成する入力トランジスタＴ１のコレクタ側に、
そのゲートに入力信号Ｓｌを受けるＰチャンネルＭＯ３
ＦＥＴＱＩとこのＭＯ５ＦＥＴＱＩに並列形態に設けら
れたダイオードＤＩとからなる第１の可変インピーダン
ス手段が設けられ、エミッタ側には、そのゲートに回路
の出力信号ＳＯを受けるＮチャンネルＭＯ３ＦＥＴＱＩ
ｌからなる第２の可変インピーダンス手段が設けられる
。ＭＯ３ＦＥＴＱＩは、入力信号ＳＩがロウレベルとさ
れるとき選択的にオン状態となり、出力信号ＳＯの立ち
上がり変化を高速化するプルアンプ手段として作用する
。このとき、ＭＯ３ＦＥＴＱＩＩは、出力信号ＳＯがハ
イレベルとされることで選択的にオン状態となり、微分
回路のキャパシタＣ１の蓄積電荷を急速にディスチャー
ジする。入力信号ＳＩがハイレベルとされ出力信号ＳＯ
がロウレベルとされるとき、ＭＯ３ＦＥＴＱ１及びＱｌ
ｌはともにほぼオフ状態となり、これによって位相分割
回路の動作電流が微小な値に制限される。その結果、Ｓ
ＰＬ回路の低消費電力化を図りつつ、そのインパルス応
答性及びステップ応答性が高められるものである。

〔実施例２〕 第３図には、この発明が通用されたＳＰＬ回路の第２の
実施例の回路図が示されている。なお、以下の実施例は
、上記第１の実施例を基本的に踏襲するものであるため
、これと興なる部分についてのみ説明を追加する。

第３図において、ＳＰＬ、回路は、特に′ＷＩ［されな
いが、回路の出力端子ＳＯとバイアス用トランジスタＴ
２のベースとの間に設けられるキャパシタＣ２（第２の
キャパシタ）を含み、さらに定電圧ｖＢの供給点と上記
トランジスタＴ２のベースとの間に設けられる抵抗Ｒ２
（第２の抵抗手段）を含む、トランジスタＴ２のベース
には、第２の可変インピーダンス手段を構成するＭＯ５
ＦＥＴＱｌｌのゲートが結合される。

キャパシタＣ２は、出力信号ＳＯのレベル変化をトラン
ジスタＴ２を介してプルダウン用トランジスタＴ４のベ
ースに伝達し、そのプルダウン効果を高めるための帰還
回路を構成する。また、抵抗Ｒ２は、トランジスタＴ４
が選択的にオン状態とされることにともなうバイアス用
トランジスタＴ２のベース電流の変化によってバイアス
電圧ＶＢが変動するのを抑制する作用を持つとともに、
上記キャパシタＣ２とともに第２の微分回路を構成し、
ＭＯ３ＦＥＴＱＩ　ｌを一時的にオン状態とする作用を
持つ、その結果、ＳＰＬ回路のインパルス応答性及びス
テップ応答性がさらに高められるとともに、位相分割回
路の動作電流がさらに削減され、ＳＰＬ回路の低消費電
力化が推進されるものとなる。

〔実施例３〕 第４８！ｉｌＩには、この発明が適用されたＳＰＬ回路
の第３の実施例の回路図が示されている。

第４図において、この実施例のＳＰＬ回路は、回路の接
地電位と電源電圧ＶＥＥとの間に直列形態に設けられる
抵抗Ｒ３ならびにダイオードＤ２及びＤ３を含む、ここ
で、抵抗Ｒ３は、比較的大きな抵抗値を持つように設計
される。また、ダイオードＤ２及びＤ３は、ＮＰＮ型ト
ランジスタをもとに構成され、そのベース・エミッタ電
圧ｖｓＥに相当する順方向電圧を持つ、ダイオードＤ２
のアノード電位は、上記バイアス電圧ＶＢとされ、抵抗
Ｒ２を介してバイアス用トランジスタＴ２のベースに供
給される。

これらのことから、抵抗Ｒ３ならびにダイオードＤ２及
びＤ３は定電圧発生回路として作用し、電源電圧ＶＥＥ
より２Ｖｓ＋：だけ高いバイアス電圧ＶＢを形成して、
対応するバイアス用トランジスタＴ２に供給する。つま
り、この実施例のＳＰＬ回路は、バイアス電圧ＶＢを発
生するための定電圧発生回路をそれぞれ備え、これによ
って供給配線等の寄生抵抗によるバイアス電圧ＶＢのレ
ベル変動がさらに抑制されるものとなる。なお、定電圧
発生回路に流される動作電流は、抵抗Ｒ３の抵抗値が大
きくされることで小さくされ、これによってＳＰＬ回路
の低消費電力化が図られる。

〔実施例４〕 第５図には、この発明が通用されたＳＰＬ回路の第４の
実施例の回路図が示されている。

第５図において、バイアス用トランジスタＴ２とともに
バイアス回路を構成し、またキャパシタＣ１とともに第
１の微分回路を構成する抵抗Ｒ１つまり第１の抵抗手段
は、そのゲートに入力トランジスタＴｌのコレクタ電位
を受けるＮチャンネルＭＯ３ＦＥＴＱ１２　（第２のＮ
チャンネル間Ｏ３ＦＥＴ）に置き換えられる。

ＭＯ３ＦＥＴＱＩ　２は、入力トランジスタＴ１のコレ
クタ電位がハイレベルとされるとき、言い換えるならば
入力信号Ｓｌがロウレベルとされ出力信号ＳＯがハイレ
ベルとされるとき選択的にオン状態となり、プルダウン
用トランジスタＴ４に対してそれがオン状態の直前とな
る所定のバイアス電圧を与える。入力信号ＳＩがハイレ
ベルとされ入力トランジスタＴｌのコレクタ電位がロウ
レベルとされるとき、ＭＯ３ＦＥＴＱＩ　２のコンダク
タンスは小さくされる。その結果、バイアス回路の動作
電流が削減され、ＳＰＬ回路のさらなる低消費電力化が
図られる。なお、この実施例の場合、抵抗Ｒ１がＭＯ３
ＦＥＴＱＩ　２に置き換えられ回路から抵抗がなくされ
ることで、ＳＰＬ回路の製造プロセスが簡素化され、そ
の低コスト化が図られるものとなる。

〔実施例５〕 第６図には、この発明が適用されたＳＰＬ回路の第５の
実施例の回路図が示されている。

第６図において、出力トランジスタＴ３のエミンタすな
わち１路の出力端子ＳＯと電源電圧ＶＥＥ（第２の電源
電圧）との間に設けられるプルダウン手段は、そのゲー
トに入力トランジスタＴｌのエミッタ電位を受けるＮチ
ャンネルＭＯ５ＦＥＴＱ１３（第３ΦＮチー？７ネルＭ
Ｏ３ＦＥＴ）に置き換えられる。

ＭＯ３ＦＥＴＱ１３は、入力信号３１がハイレベルとさ
れ入力トランジスタＴ１のエミッタ電位すなわち位相分
割回路の非反転出力信号がハイレベルとされるとき、選
択的にオン状態とされ、回路の出力端子ＳＯに結合され
る食前容量を急速にディスチャージする。入力信号Ｓ１
がロウレベルとされ入力トランジスタＴ１のエミッタ電
位がロウレベルとされるとき、ＭＯ３ＦＥＴＱＩ　３は
ほぼオフ状態とされる。これにより、上記第１図の実施
例と同様な効果を得つつ、５ＰＬｌ路の回路構成を簡素
化し製造プロセスを簡素化できるとともに、そのレイア
ウト所要面積を縮小することができるものである。

以上の複数の実施例に示されるように、この発明を高速
コンピュータを構成する高速論理集積回路装置に搭載さ
れるＳＰＬ回路に通用することで、次のような作用効果
が得られる。すなわち、（１１Ｓ　Ｐ　Ｌ回路の位相分
割回路を構成する入力トランジスタのコレクタと第１の
電源電圧との間に、そのゲートに入力信号を受けるＰチ
ャンネルＭＯＳＦＥＴとこのＭＯＳＦＥＴと並列形態に
設けられたダイオードとからなる第１の可変インピーダ
ンス手段を設け、そのエミ、りと第２の電源電圧との間
に、そのゲートに回路の出力信号又はその微分信号を受
けるＮチャンネルＭＯＳＦＥＴからなる第２の可変イン
ピーダンス手段を設けることで、このＮチャンネルＭＯ
Ｓ　Ｆ　ＥＴを入力信号に従って選択的にオン状態とさ
せ、プルダウン用トランジスタに入力信号の変化を伝達
する微分回路のキャパシタの放電時間を縮小しつつ、位
相分割回路の動作電流を一１減することができるという
効果が得られる。

（２）上記（１）項により、ＳＰＬ回路のインパルス応
答性及びステップ応答性を高めつつ、その低消費電力化
を推進できるという効果が得られる。

（３）上記（１１項及び（り項において、回路の出力端
子と第２の可変インピーダンス手段を構成するＮチャン
ネルＭＯＳＦＥＴのゲートとの間に、キャパシタ及び抵
抗からなる第２の微分回路を設けることで、このＮチャ
ンネルＭＯＳＦＥＴを一時的にオン状態とし、ＳＰＬ回
路の低消費電力化を推進できるという効果が得られる。

（４）上記（１１項〜（３）項において、バイアス用ト
ランジスタとともにプルダウン用トランジスタに対する
バイアス回路を構成し、またキャパシタとともに位相分
割回路の非反転出力信号のレベル変化をプルダウン用ト
ランジスタのベースに伝達するための微分回路を構成す
る抵抗を、そのゲートに入力トランジスタのコレクタ電
位すなわち位相分割回路の反転出力信号を受けるＮチャ
ンネルＭＯＳＦＥＴに置き換えることで、ＳＰＬ回路の
製造プロセスを簡素化し、その低コスト化を推進できる
とともに、バイアス回路の動作電流を削減し、ＳＰＬ回
路の低消費電力化をさらに推進できるという効果が得ら
れる。

（ω上記（υ項及び伐）項において、プルダウン用トラ
ンジスタを、そのゲートに入力トランジスタのエミッタ
電位すなわち位相分割回路の非反転出力信号を受けるＮ
チャンネルＭＯＳＦＥＴに置キ換えることで、ＳＰＬｉ
回路のインパルス応答性及びステップ応答性を高め、低
消費電力化を図りつつ、その回路構成ならびに製造プロ
セスを簡素化し、そのレイアウト所要面積を縮小するこ
とができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない、Ｎえば、第１図ならび
に第３ｖ！Ｊないし第６図の実施例において、ＳＰＬｉ
路ば、位相分割回路を構成する入力トランジスタの数や
接続形態を変えることで、任意の入力数や論理機能を持
つことができる。第１の可変インピーダンス手段を構成
するダイオードＤＩは、抵抗のみあるいはダイオード及
び抵抗の直列回路に置き換えることができる。また、入
力信号Ｓｌの反転信号が存在する場合、第２の可変イン
ピーダンス手段を構成するＮチャンネルＭＯＳＦＥＴの
ゲートにはこの反転信号を供給すればよい、さらに、各
実施例のｓｐＬ、　ｆ＠路の暖体的回路構成や電源電圧
の極性及び絶対値ならびにＭＯＳＦＥＴ及び１ランシス
ダの導１！を型等は、種々の実施形態を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である高速論理集積回路装
置等に搭載されるＳＰＬ回路に適用した場合について説
明したが、それに限定されるものではなく、例えば、ゲ
ートアレイ集積Ｃ路や各種の専用論理集積回路装置等に
搭載されるＳＰＬ回路や同様な論理回路にも通用できる
。本発明は、少なくとも入力トランジスタとそのエミッ
タ負荷を含む位相分割回路を備えた論理回路に広く通用
できる。

Ｃ発明の効果〕 本Ｓにおいて開示される発明のうち代表的なものによっ
て得られる効架を簡単に説明すれば、下記のとおりであ
る。すなわち、ＳＰＬ回路の位相分割回路を構成する入
力トランジスタのコレクタと第１の電源電圧との間に、
そのゲートに入力信号を受けＺ）ＰチャンネルＭＯ３Ｆ
ＥＴとこのＭＯＳＦＥＴに並列形態に設けられるダイオ
ードとからなる第１の可変インピーダンス手段を設け、
入力トランジスタのエミッタと＠２の電源電圧との間に
、そのゲートに回路の出力信号又はその微分信号を受け
るＮチャンネルＭＯＳＦＥＴからなる第２の可変インピ
ーダンス手段を設け、このＮチャンネルＭＯＳＦＥＴを
入力信号に従って選択的にオン状態とさせることで、プ
ルダウン用トランジスタに入力信号の変化を伝達する微
分回路のキャパシタの放電時間を縮小しつつ、位相分割
回路の動作電流を削減できる。その結果、ＳＰＬ回路の
インパルス応答性及びステップ応答性を高めつつ、その
低消費電力化を推進てきる。

【図面の簡単な説明】

！ＪＬ図は、この発明が適用されたＳＰＬ回路の第１の
実施例を示す回路図、 ！＠２図は、＠１図のＳＰＬ回路の一例を示す信号波形
図、 第３図は、この発明が適用されたＳＰＬ回路の第２の実
施例を示す回路図、 第４図は、この発明が通用されたＳＰＬ回路の第３の実
施例を示す回路図、 第５図は、この発明が適用されたＳＰＬ回路の第４の実
施例を示す回路図、 第６図は、この発明が適用された５ＰＬｉ！回路の第５
の実施例を示す回路図、 第７ＦＩ！Ｊは、この発明に先立って本願発明者等が開
発したＳＰＬ回路の回路図、 第８図は、第７ｒｙＪの５ＰＬｉ！路の一例を示す信号
波形図、 第９図は、従来のＳＰＬ回路の一例を示す基本回路図で
ある。 Ｔ１〜Ｔ４・・・ＮＰＮ型バイポーラトランジスタ、Ｑ
ｌ・・・ＰチャンネルＭＯ３ＦＥＴ、Ｑ１１〜Ｑ１３・
・・ＮチャンネルＭＯＳＦＥＴ。 Ｄｉ−０３・　・　・ダイオード、ｃｉ−ｃｚ　・　・
　・キャパシタ、Ｒ１−Ｒ５・・・抵抗。

Claims (1)

1. 【特許請求の範囲】 １、そのベースに入力信号を受ける入力トランジスタと
   、第１の電源電圧と上記入力トランジスタのコレクタと
   の間に設けられる第１の可変インピーダンス手段と、上
   記入力トランジスタのエミッタと第２の電源電圧との間
   に設けられる第２の可変インピーダンス手段と、第１の
   電源電圧と回路の出力端子との間に設けられそのベース
   に上記入力トランジスタのコレクタ電位を受ける出力ト
   ランジスタと、回路の出力端子と第２の電源電圧との間
   に設けられるプルダウン手段とを含むことを特徴とする
   論理回路。 ２、上記第１の可変インピーダンス手段は、そのゲート
   に上記入力信号を受けるＰチャンネルＭＯＳＦＥＴとこ
   のＰチャンネルＭＯＳＦＥＴと並列形態に設けられるダ
   イオードとからなるものであって、上記第２の可変イン
   ピーダンス手段は、そのゲートに回路の出力信号又はそ
   の微分信号を受ける第１のＮチャンネルＭＯＳＦＥＴか
   らなるものであることを特徴とする特許請求の範囲第１
   項記載の論理回路。 ３、上記プルダウン手段は、バイポーラトランジスタか
   らなるものであって、このバイポーラトランジスタのベ
   ースと上記入力トランジスタのエミッタとの間には、第
   １のキャパシタ及び第１の抵抗手段からなる第１の微分
   回路が設けられるものであることを特徴とする特許請求
   の範囲第１項又は第２項記載の論理回路。 ４、上記第１の抵抗手段は、そのベースに所定の定電圧
   を受けるバイアス用トランジスタとともに、上記出力ト
   ランジスタに対するバイアス回路を構成するものである
   ことを特徴とする特許請求の範囲第３項記載の論理回路
   。 ５、上記第１の抵抗手段は、そのゲートに上記入力トラ
   ンジスタのコレクタ電位を受ける第２のＮチャンネルＭ
   ＯＳＦＥＴからなるものであることを特徴とする特許請
   求の範囲第３項又は第４項記載の論理回路。 ６、上記バイアス用トランジスタのベースと回路の出力
   端子ならびに上記定電圧の供給点との間には、第２の微
   分回路を構成する第２のキャパシタならびに第２の抵抗
   手段がそれぞれ設けられものであって、上記第１のＮチ
   ャンネルＭＯＳＦＥＴのゲートには、この第２の微分回
   路を介して回路の出力信号が伝達されるものであること
   を特徴とする特許請求の範囲第４項又は第５項記載の論
   理回路。 ７、上記プルダウン手段は、そのベースに上記入力トラ
   ンジスタのエミッタ電位を受ける第３のＮチャンネルＭ
   ＯＳＦＥＴからなるものであることを特徴とする特許請
   求の範囲第１項又は第２項記載の論理回路。 ８、上記論理回路は、高速コンピュータを構成する高速
   論理集積回路装置に搭載されるＳＰＬ回路であることを
   特徴とする特許請求の範囲第１項、第２項、第３項、第
   ４項、第５項、第６項又は第７項記載の論理回路。