JPH04101217A - マイクロプロセッサ起動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサ起動回路に関する。

〔従来の技術〕

従来のこの種のマイクロプロセッサ起動回路を第３図に
示す。

第３図において、従来のマイクロプロセッサ起動回路は
、ライト端子ＴＷとメモリセレクト端子ＴＳが接続され
たノア回路７と、ノア回路７の出力とリセット端子ＴＲ
か接続されたＲＳフリップフロップ８と、正補の入力端
子を持つ２つのアンド回路９，１０とから構成されてい
た。

アンド回路９は、ＲＳフリップフロップ８の出力Ｑが正
入力端子に、メモリセレクト端子ＴＳが補入力端子にそ
れぞれ接続され、出力がＲＡＭセレクト端子ＴＭに接続
されていた。

アンド回路１０は、ＲＳフリップ７０ツブ８の出力ＱＩ
が正入力端子に、メモリセレクト端子ＴＳが補入力端子
にそれぞれ接続され、出力がＲＯＭセレクト端子Ｔｏに
接続されていた６次に、従来のマイクロプロセッサ起動
回路の動作について説明する。

まず、リセット端子ＴＲよりイニシャルリセット信号Ｒ
が入力され、ＲＳフリップフロップ８がリセットされ、
出力ＱＩは″Ｈ″レベルとなる。

このとき、メモリセレクト端子ＴＳのメモリセレクト信
号Ｃ８が″Ｈ″レベルであると、アンド回路１０がアク
ティブとなり、ＲＯＭセレクト端子ＴｏにＬ　”レベル
が出力され、ＲＯＭが選択される。

したがって、マイクロプロセッサは、ＲＯＭの読出しを
開始し、そのプログラムを実行する。

次に、マイクロプロセッサがＲＡＭにデータを書込もう
としてメモリセレクト端子ＴＳおよびライト端子ＴＷを
Ｌ　″レベルに設定すると、ノア回路７がＨ”レベルを
出力して、ＲＳフリップフロップ８をセットし、したが
って、ＲＡＭセレクト端子Ｔｏが″Ｈ″レベルを出力し
てＲＡＭが選択されるものであった。

以上説明したように、マイクロプロセッサの起動は、ま
ず、ＲＯＭが選択されて一連の動作を開始し、次に、Ｒ
ＯＭと同一アドレスに割付けられたＲＡＭがアクセス可
能となることによって行なわれるものであった。

〔発明が解決しようとする課題〕

上述した従来のマイクロプロセッサ起動回路は、システ
ム起動専用のＲＯＭを必要とする欠点があった。

また、アクセスするメモリが、ＲＯＭからＲＡＭに切替
わった後は、イニシャルリセット信号が入力されない限
り、ＲＯＭをアクセスできないという欠点があった。

〔課題を解決するための手段〕

本発明のマイクロプロセッサ起動回路は、イニシャルリ
セット信号でリセットされ、インストラクションフェッ
チ信号と予め定めたプログラム開始番地を指定するプロ
グラム開始アドレス信号とのアンド信号によってセット
されるラッチ回路と、 前記ラッチ回路により制御されデータバスに無効命令を
出力する無効命令発生回路を有するものである。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は、本発明の第一の実施例を示す回路図である。

第１図において、本発明のマイクロプロセッサ起動回路
は、マイクロプロセッサ１と、アドレスデコーダ２と、
アンド回路３と、ＲＳフリップフロップ４と、無効命令
発生回路５と、４つのアンド回路６１〜６４からなるア
ドレスアンド回路６とから構成されている。

マイクロプロセッサ１はリセット端子ＴＲからイニシャ
ルリセット信号Ｒが入力され、１６ビツトのアドレスバ
ス信号ＡＤＯ〜ＡＤ１５．８ビツトのデータバス信号Ｄ
ＢＯ〜ＤＢ７、および、インストラクションフェッチ信
号ＩＦを出力する。

アドレスデコーダ２は、マイクロプロセッサ１のアドレ
スバス信号ＡＤＯ〜ＡＤ１５の中のＡＤ１４、ＡＤ１５
信号をフルデコードする。

アンド回路３は、マイクロプロセッサ１のインストラク
ションフェッチ信号ＩＦとアドレスデコーダ２の１出力
が入力され、出力がＲＳフリップフロップ４のセット人
力Ｓに印加される。

ＲＳフリップフロップ４のリセット人力Ｒには、端子Ｔ
Ｒからのリセット信号Ｒが入力される。

ＲＳフリップフロップ４の出力Ｑは、アドレスアンド回
路６と、無効命令発生回路５に印加される。

無効命令発生回路５は、マイクロプロセッサ１のデータ
バス信号ＤＢＯ〜ＤＢ７を入力し、さらに、ＲＳフリッ
プフロップ４の出力Ｑを制御信号として入力し、データ
バス端子ＴＤに出力する。

第２図は、無効命令発生回路５の一例を示す回路図であ
る。

第２図において、無効命令発生回路５は、マイクロプロ
セッサ１のデータバス信号ＤＢｏ−Ｓ−ＤＢ７の各信号
経路にアンド回路が挿入され、そのアンド回路の一方に
ＲＳフリップフロップ４の出力Ｑを制御信号として入力
するような構成となっている。

アドレスアンド回路６は、ＲＳフリップフロップ４の出
力Ｑと、アドレスデコーダ２の出力を入力され、メモリ
セレクト信号ＳＯ〜Ｓ３をメモリセレクト端子ＴＳに出
力する。

次に、本実施例の動作について説明する。

まず、リセット端子ＴＲからイニシャルリセット信号Ｒ
が入力されると、マイクロプロセッサ１とＲＳフリップ
フロップ４がリセットされ、マイクロプロセッサ１は、
０番地から命令実行を開始する。

このとき、ＲＳフリップフロップ４の出力Ｑは″Ｌ″レ
ベルであり、メモリセレクト信号はＬ〜を端子ＴＳに出
力している。

一方、無効命令発生回路５はアクティブとなり、データ
バス端子ＴＤに無効命令を出力し続けている。

マイクロプロセッサ１は、外見上は無効命令を繰返し実
行していることになる。ここで、アドレスバスＡＤＯ−
ＡＤ１５のデータが、あらかじめ設定した値、たとえば
、８０００Ｈ番地に達すると、アドレスデコーダ２が”
Ｈ″レベル出力し、したがって、アンド回路３が”Ｈ″
レベル出力する６すると、ＲＳフリップフロップ４がセ
ットされ、無効命令発生回路５の無効命令出力が禁止さ
れ、同時にアドレスアンド回路６の禁止状態は解除され
る。

すなわち、この場合は、８０００８番地からメモリ上の
プログラムの実行が開始されることになる。

以上、本発明の詳細な説明したが、本発明は上記実施例
に限られることなく種々の変形が可能である。

たとえば、無効命令発生回路は、マイクロプロセッサの
データバス信号の各信号経路にアンド回路を挿入し、そ
のアンド回路の一方にＲＳフリップフロップの出力Ｑを
制御信号として入力するような構成となっているが、ア
ンド回路の代りに、たとえばマルチプレクサを用い、他
の入力信号として、電源電圧あるいは接地電位とするこ
ともできる。この場合は、起動信号として独立の命令を
発生することになる。

〔発明の効果〕

以上説明したように本発明は、マイクロプロセッサのイ
ニシャルリセット後のプログラムの開始アドレスを無効
命令発生回路によって、任意の番地に設定することによ
り、ＲＯＭとＲＡＭを切替えることなく、直接設定番地
にＲＡＭを割当することができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は無効
命令発生回路の一例を示す回路図、第３図は従来のマイ
クロプロセッサ起動回路の一例を示す回路図である。 １・・・マイクロプロセッサ、２・・・アドレスデコー
ダ、３，９，１０．６１〜６４・・・アンド回路、４．
８・・・ＲＳフリップフロップ、５・・・無効命令発生
回路、６・・・アドレスアンド回路、７・・・ノア回路
。

Claims (1)

1. 【特許請求の範囲】 イニシャルリセット信号でリセットされ、インストラク
   ションフェッチ信号と予め定めたプログラム開始番地を
   指定するプログラム開始アドレス信号とのアンド信号に
   よってセットされるラッチ回路と、 前記ラッチ回路により制御されデータバスに無効命令を
   出力する無効命令発生回路を有することを特徴とするマ
   イクロプロセッサ起動回路。