JPS5839344A - 複数システムの初動装置 - Google Patents
複数システムの初動装置Info
- Publication number
- JPS5839344A JPS5839344A JP56136598A JP13659881A JPS5839344A JP S5839344 A JPS5839344 A JP S5839344A JP 56136598 A JP56136598 A JP 56136598A JP 13659881 A JP13659881 A JP 13659881A JP S5839344 A JPS5839344 A JP S5839344A
- Authority
- JP
- Japan
- Prior art keywords
- fixed memory
- instruction
- signal
- memory
- microprocessor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は複数システムのひとつが選択されて動作する場
合、１個の中央演算処理装置（以下マイクロプロセッサ
と称す）を共通に使用可能とする初動装置に関する。
合、１個の中央演算処理装置（以下マイクロプロセッサ
と称す）を共通に使用可能とする初動装置に関する。
一般にマイクロプロセッサによって目的の動作を行なう
場合、目的が異なればスタート番地の内容を命令として
実行する命令サイクルも異なり、目的ごとに別々のマイ
クロプロセッサが用いられるのが通常であった。また、
共通なマイクロプロセッサによ４つて異なる目的の動作
を行う場合には、先ずマイクロプロセッサは目的の動作
の命令サイクルの開始に先立っていずれの目的の動作か
問う内容を命令として実行する。その結果、マイクロプ
ロセッサの目的の動作が軌道にのるまでには時間がかか
った。
場合、目的が異なればスタート番地の内容を命令として
実行する命令サイクルも異なり、目的ごとに別々のマイ
クロプロセッサが用いられるのが通常であった。また、
共通なマイクロプロセッサによ４つて異なる目的の動作
を行う場合には、先ずマイクロプロセッサは目的の動作
の命令サイクルの開始に先立っていずれの目的の動作か
問う内容を命令として実行する。その結果、マイクロプ
ロセッサの目的の動作が軌道にのるまでには時間がかか
った。
本発明はかかる点に鑑みてなさ８れたもので、その目的
は異なる目的の動作を各目的ごとの命令プログラムを選
択することによって１個の共通なマイクロプロセッサに
より実行可能とするとともに、マイクロプロセッサに与
えられるリセット信号に続いて、各目的ごとに別々に設
けられたメモリのそれぞれのゼロ番地の内容を命令とし
て実行する命令サイクルから直ちに開始されるようにし
た複数システムの初動装置を提供することにある。
は異なる目的の動作を各目的ごとの命令プログラムを選
択することによって１個の共通なマイクロプロセッサに
より実行可能とするとともに、マイクロプロセッサに与
えられるリセット信号に続いて、各目的ごとに別々に設
けられたメモリのそれぞれのゼロ番地の内容を命令とし
て実行する命令サイクルから直ちに開始されるようにし
た複数システムの初動装置を提供することにある。
また、本発明の他の目的は複数システムに共通な命令を
サブルーチン化し、各システムにおけるノットウェアの
融通性を高めた初動装置を提供することにある。
サブルーチン化し、各システムにおけるノットウェアの
融通性を高めた初動装置を提供することにある。
このような本発明を以下実施例装置図面に従って説明す
る。第１図において、１はマイクロプロセッサ、２は命
令プログラム並びにデータの読み３きが行なわれるＲＡ
Ｍ（ランダムアクセスメモリ）、３は例えば陰極線管デ
ィスプレイ装置などの出力装置、４は命令プログラム並
びにデータを人力する入力装置、５および６は例えばＲ
ＯＭ（リードオンリメモリ）等によって構成される第１
および第２固定メモリ、１３はサブルーチン化した命令
が格納された第３固定メモリである。また、第１図に示
すＤＢはデータバス、ＡＢはアドレスバスである。マイ
クロプロセッサ１は電源投入によって図示しない回路で
作成されるイニシャルリセット信号ｌＮＲ８が端子ＩＮ
Ｒに与えられることによってプログラムカラ／りの内容
をゼロとし、続いて第１または第２固定メモリ５，６に
あらかじめ書き込まれているゼロ番地の内容を命令とし
て実行する命令サイクルを開始する。このとき、命令レ
ジスタ等の各部の初期値の設定はゼロ番地の内容を命令
として実行することにより行なわれる。
る。第１図において、１はマイクロプロセッサ、２は命
令プログラム並びにデータの読み３きが行なわれるＲＡ
Ｍ（ランダムアクセスメモリ）、３は例えば陰極線管デ
ィスプレイ装置などの出力装置、４は命令プログラム並
びにデータを人力する入力装置、５および６は例えばＲ
ＯＭ（リードオンリメモリ）等によって構成される第１
および第２固定メモリ、１３はサブルーチン化した命令
が格納された第３固定メモリである。また、第１図に示
すＤＢはデータバス、ＡＢはアドレスバスである。マイ
クロプロセッサ１は電源投入によって図示しない回路で
作成されるイニシャルリセット信号ｌＮＲ８が端子ＩＮ
Ｒに与えられることによってプログラムカラ／りの内容
をゼロとし、続いて第１または第２固定メモリ５，６に
あらかじめ書き込まれているゼロ番地の内容を命令とし
て実行する命令サイクルを開始する。このとき、命令レ
ジスタ等の各部の初期値の設定はゼロ番地の内容を命令
として実行することにより行なわれる。
したがって、ゼロ番地以降の内容にしかるべき命令が入
れられているときには、そのルーチンに入って目的の動
作が軌道にのる。このように、これらはマイクロプロセ
ッサシステムを構成し、周知の動作を行なうのでここで
はその詳細は省略する。
れられているときには、そのルーチンに入って目的の動
作が軌道にのる。このように、これらはマイクロプロセ
ッサシステムを構成し、周知の動作を行なうのでここで
はその詳細は省略する。
ところで、第１および第２固定メモリ５，６はマイクロ
プロセッサ１が異なる目的の動作を軌道にのせるために
、あらかじめその目的とするマイクロプロセッサシステ
ムごとに応じた命令が書き込まれている。また、第３固
定メモリ１３は両システムに共通なサブルーチン化され
た命令が、書き込まれている。したがって、第１図に示
す本発明実施例装置ではこの第１または第２固定メモリ
５，６は後述のようにシステムの選択に応じていずれか
一方をアクセスされる。第１固定メモリ（ＲＯＭ ｌ
）５と第２固定メモリ（ＲＯＭ２）６のＯＥは、このメ
モリのアクセスを可能とするようメモリを活性化する信
号が与えられるチップエネーブル端子である。また、第
３固定メモリ１３は常時アクセス可能なように活性化さ
れている。
プロセッサ１が異なる目的の動作を軌道にのせるために
、あらかじめその目的とするマイクロプロセッサシステ
ムごとに応じた命令が書き込まれている。また、第３固
定メモリ１３は両システムに共通なサブルーチン化され
た命令が、書き込まれている。したがって、第１図に示
す本発明実施例装置ではこの第１または第２固定メモリ
５，６は後述のようにシステムの選択に応じていずれか
一方をアクセスされる。第１固定メモリ（ＲＯＭ ｌ
）５と第２固定メモリ（ＲＯＭ２）６のＯＥは、このメ
モリのアクセスを可能とするようメモリを活性化する信
号が与えられるチップエネーブル端子である。また、第
３固定メモリ１３は常時アクセス可能なように活性化さ
れている。
一方、この実施例装置では本発明要部を構成するケート
回路７、単安定マルチバイブレータ（以Ｆ単にモノマル
チと称す）８、エツジ検出回路９、インバータ１０並び
に選択スイッチ１１と抵抗１２からなる選択回路１００
が設けられる。
回路７、単安定マルチバイブレータ（以Ｆ単にモノマル
チと称す）８、エツジ検出回路９、インバータ１０並び
に選択スイッチ１１と抵抗１２からなる選択回路１００
が設けられる。
選択スイッチ１１の一端は接地され、他端は抵抗１２を
介して＋Ｖの電圧が印加される。この他端は第２固定メ
モリ６のＣＥ端子とインバータ１０の入力とエツジ検出
回路９の入力とに接続される。
介して＋Ｖの電圧が印加される。この他端は第２固定メ
モリ６のＣＥ端子とインバータ１０の入力とエツジ検出
回路９の入力とに接続される。
また、インバータ１０の出力は第１固定メモリ５の（、
に端子に接続される。したがって、選択スイッチ１１が
図のように開状態のときには、接続線１０１には・・イ
レベル（以下単に１１と称す）の信号が現われ、閉状態
のときにはロウレベル（以下単に１０１と称す）の信号
が現われる。この選択スインは チ１１の開閉システムの選択動作と対応して行な△ われる。例えば、ここでは接続線１０１が１０１のとき
には第１固定メモリ５を活性化し、”１“のときには第
２固定メモリ６を活性化する。このように、選択回路１
００はシステムの選択に応じて１”とｏ１の２値信号を
発生する。エツジ検出回路９は例えば周知の微分回路の
ようなもので構成し、上述の２値信号が１１”から１０
”へあるいは、１０１から”１″へ切換わるごとにパル
ス信号を発生する。このパルス信号はモノマルチ８のＣ
Ｋ端子に入力される。
に端子に接続される。したがって、選択スイッチ１１が
図のように開状態のときには、接続線１０１には・・イ
レベル（以下単に１１と称す）の信号が現われ、閉状態
のときにはロウレベル（以下単に１０１と称す）の信号
が現われる。この選択スインは チ１１の開閉システムの選択動作と対応して行な△ われる。例えば、ここでは接続線１０１が１０１のとき
には第１固定メモリ５を活性化し、”１“のときには第
２固定メモリ６を活性化する。このように、選択回路１
００はシステムの選択に応じて１”とｏ１の２値信号を
発生する。エツジ検出回路９は例えば周知の微分回路の
ようなもので構成し、上述の２値信号が１１”から１０
”へあるいは、１０１から”１″へ切換わるごとにパル
ス信号を発生する。このパルス信号はモノマルチ８のＣ
Ｋ端子に入力される。
モノマ゛ルチ８はあらかじめ設定される時定数がすでに
述べたリセット信号ｌＮＲ８のパルス幅と同等となるよ
うに定められる。したがって、モノフルｔ８はパルス信
号がＯＫ端子に入力されるごとに、リセント信号工ＮＲ
ＥＩを作成して端子互から出力する。このモノマルチ８
の出力はゲート回路７の一方の入力端子に与えられる。
述べたリセット信号ｌＮＲ８のパルス幅と同等となるよ
うに定められる。したがって、モノフルｔ８はパルス信
号がＯＫ端子に入力されるごとに、リセント信号工ＮＲ
ＥＩを作成して端子互から出力する。このモノマルチ８
の出力はゲート回路７の一方の入力端子に与えられる。
ゲート回路７の他方の入力端子には、すでに述べた電源
投入と同時に図示しない回路で作成されたイニシャルリ
セット信号ｌＮＲ８が与えられる。また、ゲート回路７
の出力はマイクロプロセッサ１の工ＮＲ端子と接続され
る。マイクロプロセッサ１はゲート回路７の一方と他方
の入力端子のいずれかよシ入力されるリセント信号工Ｎ
Ｒ８によってリセットがかけられる。
投入と同時に図示しない回路で作成されたイニシャルリ
セット信号ｌＮＲ８が与えられる。また、ゲート回路７
の出力はマイクロプロセッサ１の工ＮＲ端子と接続され
る。マイクロプロセッサ１はゲート回路７の一方と他方
の入力端子のいずれかよシ入力されるリセント信号工Ｎ
Ｒ８によってリセットがかけられる。
以上のような構成の本発明実施例装置は、システムの選
択に応じて２値信号の“１”または”０”のいずれか一
方の値を選択回路１．００から出力し、第１または第２
固定メモリ５，６のいずれかをアクセス可能とするよう
に活性化する。同時に、この２値信号の値の切換わりを
エツジ検出回路９により検出し、モノマルチ８によって
リセット信号工ＮＲ８を作成する。このリセット信号は
マイクロプロセッサ１に与えられ、これをリセットする
ことによって第１または第２固定メモリ５，６いずれか
のゼロ番地をスタート番地として命令サイクルが開始さ
れる。したがって、マイクロプロセッサ１の動作は選択
スイッチ１１で決定される２値信号の値に応じて切換え
られることとなる。また上述の命令サイクルにおいて、
第３固定メモリ・１３に書き込まれたサブルーチン化さ
れた内容を命令として実行することによシ、第１並びに
第２固定メモリ５゜６に書き込まれる命令プログラムは
簡素化され、そのソフトウェアの融通性を高めることが
できる。
択に応じて２値信号の“１”または”０”のいずれか一
方の値を選択回路１．００から出力し、第１または第２
固定メモリ５，６のいずれかをアクセス可能とするよう
に活性化する。同時に、この２値信号の値の切換わりを
エツジ検出回路９により検出し、モノマルチ８によって
リセット信号工ＮＲ８を作成する。このリセット信号は
マイクロプロセッサ１に与えられ、これをリセットする
ことによって第１または第２固定メモリ５，６いずれか
のゼロ番地をスタート番地として命令サイクルが開始さ
れる。したがって、マイクロプロセッサ１の動作は選択
スイッチ１１で決定される２値信号の値に応じて切換え
られることとなる。また上述の命令サイクルにおいて、
第３固定メモリ・１３に書き込まれたサブルーチン化さ
れた内容を命令として実行することによシ、第１並びに
第２固定メモリ５゜６に書き込まれる命令プログラムは
簡素化され、そのソフトウェアの融通性を高めることが
できる。
以上のように本発明によれば、システムの選択スイッチ
が作動された後、マイクロプロセッサ１は直ちに目的の
動作に入ることができ、そのアクセスタイムを短くする
ことができる。また、各システムに共通な命令をサブル
ーチン化した内容を常時読み出し可能状態とすることに
ょシッフトウエアの融通性を高めることができる。以上
、本発明を実施例装置に従って説明してきたが、本発明
はこれに限ることなく例えばモノマルチ８とゲート回路
７とで構成される信号作成手段は他の回路に置き換えて
もよいし、また電源投入時に作成されるイニシャルリセ
ット信号とモノマルチ８で作成されるリセット信号とは
同じ回路によって作成し、この作成を指令するモードを
電源投入とエツジ検出回路出力とに分けて制御してもよ
い。
が作動された後、マイクロプロセッサ１は直ちに目的の
動作に入ることができ、そのアクセスタイムを短くする
ことができる。また、各システムに共通な命令をサブル
ーチン化した内容を常時読み出し可能状態とすることに
ょシッフトウエアの融通性を高めることができる。以上
、本発明を実施例装置に従って説明してきたが、本発明
はこれに限ることなく例えばモノマルチ８とゲート回路
７とで構成される信号作成手段は他の回路に置き換えて
もよいし、また電源投入時に作成されるイニシャルリセ
ット信号とモノマルチ８で作成されるリセット信号とは
同じ回路によって作成し、この作成を指令するモードを
電源投入とエツジ検出回路出力とに分けて制御してもよ
い。
第１図は本発明の一実施例装置の要部構成図である。
１・・・中央演算処理装置、５・・・第１固定メモリ、
６・・・第２固定メモリ、１１・・・選択スイッチ、１
００・・・選択手段、９・・・エツジ検出手段、８・・
・信号作成手段、１３・・・第３固定メモリ。
６・・・第２固定メモリ、１１・・・選択スイッチ、１
００・・・選択手段、９・・・エツジ検出手段、８・・
・信号作成手段、１３・・・第３固定メモリ。
Claims (1)
- （１） リセット信号が与えられることによってゼロ
番地の内容を命令として実行する命令サイクルが開始さ
れ、この命令サイクルの異なる少なくとも一対の処理シ
ステムのいずれか一方が共通な中央演算処理装置によっ
て選択的に動作される複数システムの処理装置において
、 前記一方の処理システムの命令プログラムが書き込まれ
た第１固定メモリと、 前記他方の処理システムの命令プログラムが書き込まれ
た第２固定メモリと、 前記一対の処理システムのいずれか一方に選択され、前
記一方の処理システムが選択されたときには２値の一方
の値によって前記第１固定メモリを活性化し、前記他方
の処理システムが選択されたときには前記２値の他方の
値によって前記第２固定メモリを活性化する２値信号を
発生する選択手段と、 前記２値信号の一方の値から他方へあるいは他方から一
方の値へ前記選択手段が選択切換されるごとにパルス信
号を発生するエツジ検出手段と、 前記エツジ検出手段から前記パルス信号が与えられるご
とに、所定の幅をもつ前記リセット信号を前記共通な中
央演算処理装置に対して送出する信号作成手段と、 前記一対の処理システムに共通なサブルーチン化した命
令プログラムが書き込まれ、常時読み出し可能な状態に
維持された第３固定メモリとを備えてなる複数システム
の初動装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56136598A JPS5839344A (ja) | 1981-08-31 | 1981-08-31 | 複数システムの初動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56136598A JPS5839344A (ja) | 1981-08-31 | 1981-08-31 | 複数システムの初動装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5839344A true JPS5839344A (ja) | 1983-03-08 |
Family
ID=15179037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56136598A Pending JPS5839344A (ja) | 1981-08-31 | 1981-08-31 | 複数システムの初動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5839344A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05324286A (ja) * | 1992-03-18 | 1993-12-07 | Toshiba Corp | 情報処理方式 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5193131A (ja) * | 1975-02-12 | 1976-08-16 | ||
| JPS55146545A (en) * | 1979-05-04 | 1980-11-14 | Hitachi Ltd | Memory multiplexing system of microcomputer |
-
1981
- 1981-08-31 JP JP56136598A patent/JPS5839344A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5193131A (ja) * | 1975-02-12 | 1976-08-16 | ||
| JPS55146545A (en) * | 1979-05-04 | 1980-11-14 | Hitachi Ltd | Memory multiplexing system of microcomputer |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05324286A (ja) * | 1992-03-18 | 1993-12-07 | Toshiba Corp | 情報処理方式 |
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