JPH04101247A

JPH04101247A - 主記憶装置

Info

Publication number: JPH04101247A
Application number: JP2218801A
Authority: JP
Inventors: Toshikatsu Mori; 俊勝森; Shigenobu Sugimoto; 繁伸杉本
Original assignee: NEC Corp; NEC Gunma Ltd
Current assignee: NEC Corp; NEC Gunma Ltd
Priority date: 1990-08-20
Filing date: 1990-08-20
Publication date: 1992-04-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明は、主記憶装置に関し、特に、主記憶にデータと
冗長符号を読出し／書込みする主記憶装置に関する。

［従来の技術］従来この種のＦＣＣによる冗長符号を用いた部分書込み
（以下、パーシャルライトという）時のデータ制御は、
冗長符号生成の単位がワードであるため、部分書込みデ
ータに対応する冗長符号の変更ができない。その結果、
同一アドレスに部分書込みを連続して行なう場合でも、
毎書込み時に目的のアドレスのデータを読出し、データ
の部分書換えを行なった後、冗長符号を生成しなければ
ならず、ワード単位での書込みに比ベデータを読出す時
間が余分にかかった。

［発明が解決しようとする課題］上述した従来のパーシャルライト時のデータ制御は、パ
ーシャルライトを行なう際に主記憶に書込まれているデ
ータおよび冗長符号（以下、チエツクビットという）を
必らず読出し、データの正常性をチエツクした後に、バ
イト単位の書き換えを行なうため、複数回のパーシャル
ライトが実行される場合は、主記憶からデータおよびチ
エツクピットの読出される時間とＦＣＣによる冗長符号
生成時間とデータチエツク時間が毎回発生する。

そのため、ＣＰＵなどから主記憶に対するパーシャルラ
イトによるアクセス頻度が多い場合には、スループット
の低下となるという欠点がある。

［課題を解決するための手段］本発明は、主記憶から冗長符号とデータを読出し、読出
したデータから生成された冗長符号と読出した冗長符号
とを比較しデータの正常性を検証する誤り検出訂正回路
を用いたデータの正常性判定を行なう回路を有する主記
憶装置において、部分書込み時に主記憶に書込むデータ
を格納するデータレジスタと、書込みデータか読出しデ
ータか前記データレジスタのデータかを選択するデータ
セレクタと、このデータセレクタの選択決定を行なうデ
ータセレクトコントローラと、前記データセレクタの出
力を格納するセレクトデータレジスタと、部分書込みを
行なったアドレスをセットするアドレスレジスタと、こ
のアドレスレジスタの内容と部分書込み時のアドレスを
比較するアドレスコンパレータとを具備し、アドレスが
一致したとき、主記憶からデータを読出さずに前記セレ
クトデータレジスタにセットされたデータを使用して部
分書込みを行なうことを特徴とするものである。

［実施例コ次に本発明について図面を参照して説明する。

第１図は本発明の一実施例における誤り検出訂正回路を
示すブロック図である。第２図は第１図の誤り検出訂正
回路を含む主記憶装置のブロック図である。

第２図を参照すると、誤り検出訂正回路２１は、リード
コレクションデータ１３とＥＣＣライトデータ１４によ
りデータバス２５に接続され、第１図のライトチエツク
ビット１９およびメモリライトデータ１８を統括するラ
イトデータバス２６と、第１図のリードチエツクビット
２０およびメモリリードデータ１７を統括するり一ドデ
ータバス２７によりメモリモジュール２３に接続されて
いる。

誤り検出訂正回路２１はアドレスコマンドバス２４から
のアクセスコマンドおよび誤り検出訂正回路２１から出
力されるアドレスヒツト信号３０によって動作するメモ
リモジュールコントローラ２２によってデータのり−ド
／ライトを制御される。また、メモリモジュールコント
ローラ２２はメモリアクセスアドレス２８とメモリモジ
ュール制御信号２９によってメモリモジュール２３のデ
ータのリード／ラード制御を行なう。

第１図を参照すると、エラーコレクションロジック１２
は、セレクトデータレジスタ３のデータに対してチエツ
クピットを生成するチエツクビットジェネレータ７と、
リードチエツクビット２０をセットされるチエツクビッ
トレジスタ８と、このチエツクビットレジスタ８にリー
ド時セットされたリードチエツクビットおよびメモリリ
ードデータ１７よりチエツクビットジェネレータフによ
って生成されたチエツクピットからＦＣＣシンドローム
を生成するシンドロームジェネレータ９と、ＦＣＣシン
ドロームをデコードして故障個所を検出するシンドロー
ムデコーダ１０と、このシンドロームデコーダ１０の出
力結果による誤り訂正を行なうデータコレクタ１１とを
具備する。

メモリライト時には、シンドロームジェネレータ９はラ
イトチエツクビット−１９を出力する。

誤り検出訂正回路２１の入出力データは、パーシャルラ
イト時のメモリライトデータ１８がセットされるデータ
レジスタ１と、ＥＣＣライ゛トデータ１４かメモリリー
ドデータ１７かリードコレクションデータ１３かデータ
レジスタにセットされたデータかを選択するデータセレ
クタ２と、データセレクタ２によって選択されたデータ
がセットされるセレクトデータレジスタ３と、パーシャ
ルライト時のアドレスを保持するアドレスレジスタ４と
、アドレスレジスタ４のアドレスとアクセスアドレス１
５を比較するアドレスコンパレータ５と、アドレスコン
パレータ５の判定結果およびＥＣＣ制御信号１６によっ
てデータレジスタ１．データセレクタ２．セレクトデー
タレジスタ３．アドレスレジスタ４．チエツクビットレ
ジスタ８゜データコレクタ１１を制御し、メモリモジュ
ールコントローラ２２にアドレスヒツト信号３０を出力
するデータセレクトコントローラ６によって制御される
。

次にこの実施例の動作についてさらに詳細に説明する。

第２図を参照すると、メモリモジュールコントローラ２
２に対しパーシャルライトが実行されると誤り検出訂正
回路２１のアドレスコンパレータ５によりアドレスレジ
スタ４のアドレスとアクセスアドレス１５が比較される
。その結果が不一致ならばデータセレクトコントローラ
６はアドレスヒツト信号３０をオフにし、アドレスレジ
スタ４にアクセスアドレス１５をセットしてデータセレ
クタ２のデータ選択をメモリリードデータ１７に切り替
え、メモリモジュール２３から読出されたメモリリード
データ１７の値をセレクトデータレジスタ３にセットす
る。セレクトデータレジスタ３の値から生成されたチエ
ツクビットとチエツクビットレジスタ８にセットされた
リードチエツクビットから生成されたシンドロームによ
りエラーを訂正されたリードコレクションデータ１３が
データコレクタ１１よりデータセレクタ２に入力される
。データセレクトコントローラ６はデータセレクタ２を
制御してバイト単位の書換えを行なってセレクトデータ
レジスタ３にデータをセットする。セレクトデータレジ
スタ３の出力データはデータコレクタ１１を通過しメモ
リライトデータ１８として出力され、セレクトデータレ
ジスタ３の出力からチエツクビットジェネレータ７によ
り生成されるライトチエツクビット１９と合わせてメモ
リモジュール２３に書込まれる。また、メモリライトデ
ータ１８はデータレジスタ１ヘセツトされる。

次回のパーシャルライトのアクセスアドレス１５がアド
レスレジスタ４のアドレスと異なった場合はアドレスヒ
ツト信号３０をオフにして上記動作を繰り返す。アドレ
スヒツト信号３０がオフなラバメモリモジュールコント
ローラ２２は誤り検出訂正回路２１およびメモリモジュ
ール２３に対し主記憶からのリード動作を行なったパー
シャルライト制御を行なう。

また、次回のパーシャルライトのアクセスアドレス１５
がアドレスレジスタ４のアドレスと一致した場合は、ア
ドレスコンパレータ５よりデータセレクトコントローラ
６ヘアドレスの一致が通知される。データセレクトコン
トローラ６はアドレスヒツト信号３０をオンにしてデー
タセレクタ２をデータレジスタ１およびＥＣＣライトデ
ータ１４に切り替えセレクトデータレジスタ３にバイト
単位の書き換えを行なったデータをセットする。

セレクトデータレジスタ３の出力は前記パーシャルライ
トと同様にエラーコレクションロジック１２を通過しメ
モリライトデータ１８として出力されライトチエツクビ
ット１９とともにメモリモジュール２３に書込まれメモ
リライトデータ１８はデータレジスタ１にもセットされ
る。アドレスヒツト信号３０がオンならば繰り返し上記
パーシャルライトを行なう。

メモリモジュールコントローラ２２はアドレスヒツト信
号３０がオンならばデータセレクタ２によってバイト単
位の書換えを行なったデータのライトのみの高速パーシ
ャルライト制御を行なう。

［発明の効果］以上説明したように本発明は、特定アドレスに対する複
数回のパーシャルライト時に生じる主記憶からのデータ
およびチエツクピットの読出し時間と読出したデータの
検証および誤り訂正時間を省略でき、その結果、ＣＰＵ
などによる特定アドレスに対するパーシャルライトアク
セスが増加した場合にスルーブツトを向上させる効果を
奏する。

【図面の簡単な説明】

第１図は本発明の一実施例における誤り検出訂正回路を
示すブロック図、第２図は第１図の誤り検出訂正回路を
含む主記憶装置を示すブロック図である。１・・・データレジスタ、２・・・データセレクタ、３
・・・セレクトデータレジスタ、４・・・アドレスレジ
スタ、５・・・アドレスコンパレータ、８・・・データ
セレクトコントローラ、７・・・チエツクビットジェネ
レータ、８・・・チエツクビットレジスタ、９・・・シ
ンドロームジェネレータ、１０・・・シンドロームデコ
ーダ、１１・・・データコレクタ、１２・・・エラーコ
レクションロジック、１３・・・リードコレクションデ
ータ、１４・・・ＥＣＣライトデータ、１５・・・アク
セスアドレス、１６・・・ＦＣＣ制御信号、１７・・・
メモリリードデータ、１８・・・メモリライトデータ、
１９・・・ライトチエツクビット、２０・・・リードチ
エツクビット、２１・・・誤り検出訂正回路、２２・・
・メモリモジュールコントローラ、２３・・・メモリモ
ジュール、２４・・・アドレスコマンドバス、２５・・
・データバス、２６・・・ライトデータバス、２７・・
・リードデータバス、２８・・・メモリアクセスアドレ
ス、２９・・・メモリモジュール制御信号、３０−・・
アドレスヒツト信号。

Claims

【特許請求の範囲】

主記憶から冗長符号とデータを読出し、読出したデータ
から生成された冗長符号と読出した冗長符号とを比較し
データの正常性を検証する誤り検出訂正回路を用いたデ
ータの正常性判定を行なう回路を有する主記憶装置にお
いて、部分書込み時に主記憶に書込むデータを格納する
データレジスタと、書込みデータか読出しデータか前記
データレジスタのデータかを選択するデータセレクタと
、このデータセレクタの選択決定を行なうデータセレク
トコントローラと、前記データセレクタの出力を格納す
るセレクトデータレジスタと、部分書込みを行なったア
ドレスをセットするアドレスレジスタと、このアドレス
レジスタの内容と部分書込み時のアドレスを比較するア
ドレスコンパレータとを具備し、アドレスが一致したと
き、主記憶からデータを読出さずに前記セレクトデータ
レジスタにセットされたデータを使用して部分書込みを
行なうことを特徴とする主記憶装置。