JPH01194046A - メモリアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔浬東上の利用分野〕 本発明は情報処理システムの記憶装置に係り、特に誤り
検出訂正を行う回路を具備した装置に好適なメモリアク
セス方式に関する。

〔従来の技術〕

パーソナルコンビエータ等の情報処理システムでは、記
憶装置の信頼性を高めるために、パリティ’ｔ−ＥＣＣ
Ｃエラー・コレクティング・コード。

Ｅｒｒｏｒ　Ｃｏｒｒｇｃｔｉｇ　Ｃｏｄｅ　）等の冗
長符号をデータに付加する場合が一般的である。

パリティ方式は一般的には、バイト（８ビツト）単位の
データに含まれる°１°の個数が奇数か偶数かを示すパ
リティビットを１ビット余分にデータに゛付加する。こ
の方式では、バイト単位のデータに１ビット誤りが発生
した場合の検出が可能である。しかし、誤りの訂正と、
２ビツトの誤り検出はできない。

一方、ＥＣＣ方式ではチエツクビットと呼ばれる複数の
冗長ビットをデータに付加する。チエツクビットは１ピ
ツトの誤り訂正を行うためには記憶装置のデータ幅が８
ピツト幅であれば５ビツト。

１６ビツト幅であれば６ビツト、３２ビツトであれば７
ピツトの長さが必要であるが、データの１ビット誤りの
訂正ができるため、非常に信頼性が高−い。

ところで、パーソナルコンピュータ等のＣＰＵ（中央処
理装置）、例えばインテル社の８０５８５　。

モトローラ社の６８０２０　％の５２ビツトｃＰＵでは
従来の１６ビツト７８ビツトのデータを扱うソフトとの
互換性を保つために、１６／８ピツト幅でのデータアク
セス命令も持つ。また、実動作でも従来のソフトを使用
する場合が多いため、３２ビツトのアクセス命令よりも
１６／８ビツトのアクセスのほうが使用頻度が高い。

一方、上記のような５２ビツトＣＰＵでは、５２ビツト
を単位としてＥＣＣの冗長コードを付加するように設計
するのが一般的である。従って、この単位となる３２ビ
ツト（４バイト）の一部をかきかえる場合（以下、パー
シャルライトと称する）、次のように行っている。

第２図はパーシャルライトのデータ操作を表している。

これは８ビツトのデータ’９ＡＨ’　（ＨはＨＥＸの略
で１６進数を表す。）をメモリにパーシャルライトする
例である。チエツクビットを正しく生成するには３２ビ
ツトのデータが必要であるが、ＣＰＵからえもれたデー
タ２０は８ビツトであるので残りの２４ビツト分のデー
タはメモリから状出す必要がある。（メモリデータ５５
゜）ここでメモリデータ３５に１ビット誤りが発生して
いた場合はチエツクビット３６を用いて訂正しておく。

次にエラー訂正後のデータ５９の第２バイトなＣＰＵデ
ータの値”９，４ｆｆ”と置き換えて曹込みデータ３５
を得る。

また、舊込みチックビット５４は薔込みデータ５６から
生成する。

メモリにはこの畳込みデータ３３と畳込みチエツクビッ
ト３４を畳込む。

以上のパーシャルライト時には以下に詳述するように続
出しと誉込みの２回のアクセス（以下、リードモデ７ア
イライトサイクルと称す）が必要である。

巣５図はＥＣＣ機能を有する記憶装置のブロック囚の一
例である。以下、本図を用いてパーシャルライト時のリ
ードモデファイライトサイクルの；動作を説明する。

本図において、メモリコントローラ１０はＣＰＵ（図示
せず）からのアクセス悄１４１　Ｋ従って、メモリコン
）ｏ−ル侶号４６を送出し、メモリ１２からデータの読
出しまたは薔込みの制御を行う回路である。４はＣＰＵ
からのデータ２０のうち第０バイト目のＣＰＵデータ２
１と第０バイト目のメモリデータ２９をＣＰＵから簀込
みバイトを指定するバイトイネーブル信号１６に従って
選択するセレクタである。同様に５．６．７はそれぞれ
第１バイト目。

第２バイト目、第３バイト目のデータを選択するセレク
タである。シンドａ−ム生成回路１４はメモリ１２から
続出したメモリデータ５５及びチエツクビット３６から
シンドローム３９と呼ばれるデータの誤りビットの位置
を示す情報を生成する回路であり、訂正回路１５は、シ
ンドａ−ム３９から誤りビットの位置を検出し、誤った
データビットを反転することにより、誤りを訂正する回
路である。

ＣＰＵからパーシャルライト命令があると、メモリコン
トａ−ラ１０はメモリ１２からメモリデ−タ３５とチエ
ツクピット３６を読出すため、メモリコントａ−ル信号
４３を出力する。読出されたメモリデータ５５とチエツ
クビット３６はレジスタ１３にメモリコントロール信号
４３ｉＣよりラッチされる。訂正回路１５はチエツクビ
ット３８．メモリデータ５７を用い、シンドａ−ム生成
回路１４で生成されたシンドａ−ム３９を用いてラッチ
メモリデータ３７を訂正する。

バイトイネーブル信号１６が第２バイト目の畳込みを示
しているとき、第２バイト目のセレクタ６は第２バイト
目のＣＰＵデータ２５、第２図の例では１直”９．ｆｆ
ｌ’を選択する。残りの書込みのない第Ｄバイト、第１
バイト及び第６バイトはそれぞれメモリデータ２９，５
０．５２を選択する。これにより第２図のように簀込み
データ３３が優られる。

チエツクピット生成回路１１は得られた薔込みデータ５
３から畳込みチエツクビット３４を生成する。

ここまで完了するとメモリコントａ−ラ１ｏはライトサ
イクルを開始し、メモリに薔込みを示すメモリコントロ
ール信号４３を送出し、畳込みデータｓｓと’４込みチ
エツクビット６４がメモリ１２に書込まれてリードモデ
ファイライトサイクルを終わる。

上記リードモデ７アイライトサイクルの動作をタイミン
グチャートで表すと第４図（α）のようになる。本図は
メモリ素子にダイナミックＲＡＭを用いた例で、アクセ
スを高速に行うためページモーＷＥは、メモリコントロ
ール信号４５の詳細である。

一方、同図（ｂｌは５２とットデータの簀込み（以下、
フルライトと称す。）のタイミングチャートの例である
。第４図において、フルライト時にはＣＰＵデータ２１
〜２４がそのまま畳込みデータ５３となり、メモリ１２
からメモリデータ３５を絖出すことなくチエツクビット
６４を１接生成できるので、リードモデ７アイライトサ
イクルを行う必要がな（、ＥＣＣ機能を持たないメモリ
と同じタイミングの畳込みサイクルでよい。

第４図（α）と（ｂ）とを比較すると分かるようにパー
シャルライトはリードモデファイライトサイクルを必要
とするため、先に述べたようにフルライトに比べて約２
倍のアクセス時間を必要とする。

従って、パーシャルライトが連続するようなプログラム
、例えば８０３８６のバイト、ワードストリング命令実
行時にはＥＣＣを持たないメモリ装置に比べ性能の劣下
が生じてしまう。

このようにＥＣＣ方式の記憶装置では信頼性は弁上に向
上にするが、メモリのライト時間が長（なるという問題
がある。

これを解決する従来の装置として特開ｆ＠　６１−１１
０２４７号公報に記載のものがある。

メモリからのデータの読出しは、データに誤りが発生し
ているかどうかチエツクし、１ビット誤りの場合は誤り
ピットの位置を判足し、誤りピットを訂正する。しかし
、誤りが発生してない場合または２ビット誤りの場合は
誤りピット位置の判定及び訂正は行わなくともよいので
この処理時間は必要がない。

そこで、１ビット誤りが発生していない場合には、誤り
ピット位置の判定及び訂正の時間を短縮したサイクルで
動作を行い、１ビット誤りが発生コした場合にのみサイ
クル時間を延長し、誤りピット位置の判定と訂正を行う
方法がある。上記従来例は特にパーシャルライト時に注
目し、３２ピツトのデータのうちＣＰＵに書込み指定さ
れたバイト以外のバイトで誤りが発生した場合にのみ１
ビット誤りとし、この時に限りサイクルを延長する方式
でＥＣＣ方式でのアクセス時間の改善をはかったもので
ある。

前記従来技術の構成を第５図に示す。

本図において第３図と同じ萱号のものは第３図のものと
同等の動作を行うものである。４４はシンドローム５９
から１ビット誤りが発生しているかどうか検出する１と
ットエラー判定回路であり、パーシャルライト時にはバ
イトイネーブル信号１６が膏込みを指定していないバイ
トデータに１ビット誤りが発生した場合にのみ１ビット
誤りとする回路である。４５は第Ｓ図のメモリコントロ
ーラ１０に、１とットエラー判定回路４４かも出力され
るエラー信号４６を検出し、通常は誤り訂正を行わない
短いメモリアクセスを行い、エラー信号４６が１ビット
誤り発生を示している場合は、訂正回路１５の回路遅延
分だけ通常よりもメモリアクセス時間を延長したサイク
ルを行う回路を付加したメモリコントローラである。

第６図に前記従来技術のタイミングチャートの一例を示
す。同図（α）はパーシャルライト時に１ビット誤りが
発生した場合、同図（，６１は、誤りが発生していない
場合のタイミングチャートである。

〔発明が解決しようとする課題〕

上記従来技術は、一般［１ピット誤りが発生する確率は
非常に小さ（、そのほとんどのサイクルが誤りを発生し
ていない短いサイクルで行われることからパーシャルラ
イトサイクルの高速化に有効である。

しかし、帛６図（ｂｌとｍ４図ｔｂｌを比較して分かる
ように、低熱としてパーシャルライトアクセスは、フル
ライトアクセスに比べてアクセス時間が非常に長い、ｔ
４ｔｉｃ　８０３８６等のストリング命令ではライトが
連続するため、性粍低下が看るしいものになってしまう
。

本発明の目的は、パーシャルライトアクセスをより高速
化することにある。

〔課題を解決するための手段〕

上記目的−を達成するため、本発明においては、プログ
ラムの性質上、ライトが連萩したアドレスに対して行わ
れることが多いことに漕目し、ライトの回数だけリード
していたものを、同一ワード内に対して２回以上のライ
トがありた場合、チエツクピット作成のためのメモリか
らのメモリデータの読出しを１回のみで循ませる。

〔作用〕

即ち、ＣＰＵから記憶装置にライトのアクセス要求があ
った場合、アクセスの要素アドレス、制御情報及びデー
タをラッチして処理の上、ＣＰＵから絖げて次のアクセ
ス要求を受けつける。２回目のアクセス要求がライトの
ときラッチした１回目のアクセスと２回目のアクセスの
アドレスをコンパレータにより比較する。比較した結果
か同一の処理単位のアドレス聡内である場合は、１回の
リードサイクルで続出したメモリデータと１回目のライ
トのＣＰＵデータ、及び２回目のライトのＣＰＵデータ
を用いて畳込みデータとチエツクピットを得る。これに
より、記憶装置への少なくとも２度のアクセス要求を１
回のアクセスで行うことができる。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。

本図において第３図、第５図と同じ査号のものは第３図
、第５図のものと同様の動作を行うものである。データ
ラッチ３とＢＥラッチ１及びアドレスラッチ８はそれぞ
れ、ＣＰＵから記憶装置へｔ’ＸされたアクセスのＣＰ
Ｕｆ−７２０，バイトイネーブル信号１６及びＣＰＵア
ドレス４１をラッチするラッチ回路である。コンパレー
タ９はアドレスラッチ８にラッチされたラッチアドレス
４２とＣＰＵから次にアクセス要求されたＣＰＵアドレ
ス４１を比較し、その結果が同一の処理単位のアドレス
、本実施例では３２ビツトの範囲内であるときアドレス
−紋信号１９を１１°にする回路である。ＡＮＤゲート
３５はアドレス−ｋｍ号１９とバイトイネーブル信号１
６の論理積を行う回路で、アドレス一致信号１９が１１
１ならばバイトイネーブル信号１６を有効にする。第１
のセレクタ４はラッチバイトイネーブル信号１７が第０
バイト目のデータ畳込みを指定しているならば第０バイ
ト目のラッチデータ２５を畳込みデータ３３に選択し、
バイトイネーブル信号１８が第０バイト目の薔込みを指
定しているならば第０バイト目のＣＰＵデータ２１を選
択し、それ以外のときは第０バイト目の訂正メモリデー
タ２９を選択する回路である。５〜７も同様にそれぞれ
、第１バイト目、第２バイト目、第３バイト目のデータ
に対するセレクタである。

本実施例は最初のアクセス要求が第２バイト目の値°９
ｉ°を畳込む要求。２回目のアクセス要求が同じ処理単
位のアドレスの第１バイト目に値”ＢＣＥ　”を書込む
ときの例である。また、第７囚はこのときのデータの流
れを示す図である。

まず、記憶装置に対しＣＰＵからパーシャルライト命令
Ｃ以下これを第１のアクセスとする。）があると、パー
シャルライトのアクセス情報をアドレスラッチ８．ＢＥ
ラッチ１及びデータラッチ３にそれぞれラッチし、メモ
リコントローラ１０はメモリ１２からメモリデータ３５
及びチエツクピット３６の挽出しを開始する。

メモリコントローラ１０が読出し動作を行っている間に
、コンパレータ９にてＣＰＵから次のアクセス要求（以
下、これを第２のアクセスとする。）を受けとり、その
アクセス要求がライトであるときＣＰＵアドレス４１と
アドレスラッチ８にラッチしであるラッチアドレス４２
とを比較する。その結果両方のアクセスが同−ａングワ
ード内のアドレスへのパーシャルライトならばコンパレ
ータ９はアドレス一致信号１９を°１°にする。

そして、メモリ１２の読出し動作が完了すると、シンド
ａ−ム生成回路１４と訂正回路１５において、メモリデ
ータ３７に１ビット誤りが発生していた場合は誤り訂正
を行５゜ 次に薔込みデータ５５の選択を行う。第１バイト目はバ
イトイネーブル信号１６の第１バイト目が有効で、かつ
、アドレス一致信号１９が”１°なのでＣＰＵデータ２
２の値’ＢＣＨ＠が、第２バイト目はラッチされたバイ
トイネーブル１７の第２バイト目が有効なのでラッチデ
コーダ２７の１［”９ｉ“が、第０バイト目及び第３バ
イト目はどちらの条件も満たしていないのでそれぞれメ
モリデータ４０の第０バイト目２９と第３バイト目３２
がそれぞれセレクタ４．５，６．７で選ばれ、畳込みデ
ータ３３が得られる。

最後にメモリコントローラ１０は、この誓込みデータ３
３とチエツクビット生成回路１１より生成した蕾込みチ
エツクビット３４を膏込み、リードモデファイライトサ
イクルを完了する。

第８図は後者のタイミングチャートの例であり、ＣＰＵ
からの２回の畳込み要求を、−回のリードモデファイラ
イトサイクルで終えることかできる。

なお、アドレス一致信号１９が１１１でなかった場合つ
まり、連続した同一処理単位のアドレス範囲へのパーシ
ャルライトでなかった場合は、第２のアクセスを開始す
る。しかし、アドレス一致信号１９が１１°であった場
合は、本アクセス方法により第１のアクセスと第２のア
クセスを同時に完了したことになる。

以上の実施例ではＤＲＡＭのページモードを利用した例
であるが、スタティックカラム方式でも実施可能である
。もちろん、通常のライトサイクルとリードサイクルを
組合せてもよい。また、メモリのデータ幅は５２ビツト
ではな（，１６ビツトや６４ピツトなどでもよい。また
実施例では２回のライトについてアドレスを比較したが
、５回以上のライトのアドレスを比較してもよい。

〔発明の効果〕

本発明によれば、ＥＣＣ＠能をもつ記憶装置において、
ＣＰＵより該記憶装置へ連続して同一処理単位のアドレ
ス範囲にパーシャルライトがＪ＆求された場合に、一度
のリードモデ７アイライトサイクルで、２回以上のアク
セス要求を処理することが可能となり１．Ｅ　−Ｇ　Ｑ
　ｉｔよる信頼性の向上を図り−ながらゼフンヤルアイ
トアクセスの高速化を行えるとい５効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す記憶装置の１０ツク図
、第２図はパーシャルライトを説明するための概念図、
第３図、第５図は従来の記憶装置の構成を示すブロック
図、第４図、第６図はライトサイクルのタイミングチャ
ートを示す図、第７図は本発明の実施例のデータの流れ
を示した概念図、第８図は本発明の実施例のタイミング
チャートを示す図である。 １・・・ＢＥラッチ　　　　３・・・データラッチ４〜
７・・・第０バイト目〜第３バイト目のセレクタ８・・
・アドレスラッチ　　９・・・コンパレータ１０・・・
メモリコントローラ １１・・・チエツクピット生成回路 １２・・・メモリ １４・・・シンドａ−ム生成回路 １５・・・訂正回路　　　　　２・・・ＡＮＤゲート第
４図 （α） Ｗε　：　リード／ライドコシトロール第６図 （α） Ｃｂ） 西橙Ｂ明伽　　　１）八みす夕カレ 第８回

Claims (1)

1. 【特許請求の範囲】 １、データの誤り訂正機能を有する記憶装置において、 ＣＰＵからのライト要求の制御情報、ライトアドレス、
   ライトデータをラッチするラッチ手段と、該ラッチ手段
   にラッチされたライトアドレスと次に前記ＣＰＵから要
   求された２回目のライトアドレスを比較する手段とを設
   け、 該比較手段で比較した結果が、前記ラッチ手段にラッチ
   されたライトアドレスと、前記ＣＰＵから要求された次
   のライトアドレスが該記憶装置の処理単位の範囲であり
   、かつ、前記ラッチ手段にラッチしたライト要求と、前
   記ＣＰＵから要求のあったライト要素とが共にパーシャ
   ルライトであった場合、一度のパーシャルライト動作で
   ２つのライト要求を完了せしめることを特徴とするメモ
   リアクセス方式。 ２、演算処理装置（以下、ＣＰＵとする）からのライト
   ／リード要求に対してライト／リード動作を実行すると
   共に、１ビットエラー訂正機能を有し、リードデータに
   １ビットエラーが発生した場合にサイクル時間を延長し
   て動作を実行できる記憶装置において、前記ＣＰＵから
   のパーシャルライト要求の制御情報、ライトアドレス、
   ライトデータをラッチするラッチ手段と、第１のパーシ
   ャルライト要求時に該ラッチ手段にラッチされたライト
   アドレスと、第２のパーシャルライト要求時に前記ＣＰ
   Ｕから要求されたライトアドレスとを比較する手段と、
   該比較手段で比較した両ライトアドレスが前記記憶装置
   の処理単位の範囲であった場合、一度のパーシャルライ
   ト動作で前記第１、第２のパーシャルライト要求を完了
   する手段とを有することを特徴とするメモリアクセス方
   式。