JPH0410149A - マルチｃｐｕシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、複数のＣＰＵが夫々所定の場所に存在するか
或は存在しないかを判定するマルチＣＰＵシステムに関
する。

（従来の技術） 従来、マルチＣＰＵシステムにおいて、各ＣＰＵが存在
するか又は存在しないかを判定するための方法として例
えは以下に示す２つの方法があった。

まず、第１の方法は、各ＣＰＵに対応するように設定ピ
ンを設け、この設定ピンの０Ｎ１０ＦＦによりＣＰＵの
存在又は非存在を判定していた。

次に、第２の方法は、予め各ＣＰＵ毎に１つの割込み信
号を設け、存在又は非存在を判定しようとするＣＰＵに
対して割込みを発生させる割込み処理プログラムにより
、そのＣＰＵに特定のアドレスの特定のビットを処理す
るように設定しておく。そして割込みが発生したＣＰＵ
についである一定時間経過後、予め設定した上記特定の
アドレスの特定ビットを調べることにより各ＣＰＵの存
在又は非存在を判定していた。

（発明が解決しようとする課題） しかし、上記第１の設定ピンにより各ＣＰＵの存在又は
非存在を判定する方法では、どのＣＰＵが実装されてい
るかを試験者が観察してピンを設定するため、ピンの設
定ミスが発生することがあリ、設定ピンにより構成され
る回路が誤動作する虞れがあるという問題があった。

また上記第２の割込み処理プログラムによる判定方法で
は、各ＣＰＵ毎に割込みを設け、ある特定のアドレスの
特定のビットを操作するようにし、適当な時間軽過後、
予め設定した上記特定アドレスの特定ビットを調べると
いうように処理が非常に繁雑となり、ソフトウェアの処
理が増大するという問題があった。

そこで本発明は、各ＣＰＵの存在又は非存在の判定を、
人手を介さず且つソフトウェアの処理を増大させずに行
うことができるマルチＣＰＵシステムを提供することを
目的とする。

（課題を解決するための手段） 上記課題を解決するため本発明は、複数のＣＰＵがそれ
ぞれ所定の場所に存在するか或は存在しないかを判定す
るマルチＣＰＵシステムにおいて、バスの使用を一度も
要求していないＣＰＵを検出するＣＰＵ検出手段と、上
記ＣＰＵ検出手段の検出結果に基づいてＣＰＵが存在す
るか否かを判定するＣＰＵ存在判定手段を設けたことを
特徴とするものである。

（作用） 上記構成によれば、ますＣＰＵ検出手段が、バスの使用
を一度も要求していないＣＰＵを検出する。その際、上
記ＣＰＵ検出手段は、例えば各ＣＰＵが出力するバス使
用要求信号やバス使用中信号を人力して記憶し、バスの
使用を一度も要求していないＣＰＵを検出すようにして
もよいし、またバスの使用権を調停する所謂バスアービ
タから出力されるバス使用許可信号を人力して記憶し、
バスの使用を一度も要求していないＣＰＵを検出するよ
うにしてもよい。

そしてＣＰＵ存在判定手段が上記ＣＰＵ検出手段の検出
結果に基づいて、例えばバスの使用を一度も要求してい
ないＣＰＵを存在せずというように判断する。

このため、ＣＰＵの存在／非存在をＣＰＵ検出手段とＣ
ＰＵ存在判定手段とによりハード的に判定することがで
きるので、ソフトウェアの処理が低減される。

（実施例） 以下、本発明に係るマルチＣＰＵシステムの一実施例を
添付図面に基づいて説明する。

本実施例のマルチＣＰＵシステムは、第１図に示すよう
に複数設けられたＣＰＵ　　（ｍ＝１〜ｎ）が並列に作
動し、各ＣＰＵｍがＣＰＵ共通の資源（メモリ、各種コ
ントローラ等）に共通アドレスバス１２及び共通データ
バス１３を介してアクセスを行うことができるように接
続された資源共用型の密結合マルチプロセッサシステム
と呼ばれるものである。

そして本実施例のマルチＣＰＵシステムは、同図に示す
ように各ＣＰＵのバスの使用を調停するバスアービタ２
１と、各ＣＰＵ　　から出力されたアドレス信号を解読
し、そのアドレスに基づいてメモリ及びデータの格納場
所を選択するセレクト信号（てて）を出力するアドレス
デコーダ３１と、ＣＰＵ検出手段としてのバス使用要求
検出回路４１とを有すると共に、各ＣＰＵ　　内にＣＰ
Ｕ存在判定手段としてのＣＰＵ存在判定部５１　を設け
ている。

上記パスアービタ２１は、あるＣＰＵ、（０＜■ ｉ＜ｎ）が出力するバス使用要求信号（ＢＲ，）を受け
、そのバス使用要求信号（ＢＲ，）に基づいてＣＰＵ、
を選択し、そのＣＰＵ−にバスを使用させるようにバス
使用許可信号（ＢＧ、）及びバス使用中信号（ＢＢ、）
を出力するものである。

その際、パスアービタ２１は、バス使用要求信号（■π
　）を受けた順あるいは予め各ＣＰＵ　　にｍ　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　ｍつけておいた優先順位に基づいてＣＰＵ　　
にバスを使用させるようにバス使用許可信号（ＢＧ　　
）を出力するように設定しておく。

そして本実施例のバス使用要求検出回路４１は、第２図
に示すように、各ＣＰＵ　　から人力するバス使用要求
信号（百π　）を反転する信号反転部４２　と、信号反
転部４２　を介したバス使用要ｍ　　　　　　　　　　
　　　　　　　　　　ｍ求信号（ＢＲｎ）をＣＬＫ入力
とするＤフリップフロップ（以下、Ｄ−ＦＦという）４
３　と、ＤＦＦ４３　　から出力された信号を入力とし
、アドレスデコーダ３１から入力するセレクト信号を制
御人力として共通データバス１３に各ＣＰＵに対応する
データＤ　を出力するスリーステートドライバ４４　と
から構成される。このＤ−ＦＦ４３ｍは、同図に示すよ
うに０人力に常時＋５Ｖの人力信号が入力しており、ま
たＣＬＲ人力にリセット信号（ＲＥＳＥＴ　）が入力す
る一方、ＰＲ２人力には＋５Ｖの入力信号が常時入力し
ていてプリセットされないように設定されている。

さらに各ＣＰＵ　　に設けられたＣＰＵ存在判定部５１
　は、共通データバス１３を介して」−記憶ス使用要求
回路４１から出力されたデータを格納するデータレジス
タ５２　と、データレジスタ５２　に格納されたデータ
Ｄ　と“１”との論理積ｍ　　　　　　　　　　　　　
　　　　　　　　ｍをとり、その結果に基づいて各ＣＰ
Ｕ　　の存在／非存在を判定する存在判定回路５３　と
を有する。

次に、本実施例の作用を、バス使用要求検出回路内の信
号の状態を示す第３図のタイミングチャートと、各ＣＰ
Ｕの処理を示す第４図のフローチャートとを参照して説
明する。ただし、第１図においてｃｐｕ　　からＣＰＵ
　　　　までのＣＰＵｋｌ　　　　　　　ｎ−１ （ｋ＝０−ｎ−１）は所定の場所に実装されて存在し、
ＣＰＵ　　たけか存在しないものとし、またバスアービ
タ２１の調停により、まずＣＰＵｏはバスの使用権を獲
得し、次にＣＰＵ１がその使用権を獲得したものとして
説明する。尚、第３図に示すタイミングチャートにおい
て斜線で現わされている領域は、ｄｏｎ’ｔ　ｃａｒｅ
状態で“０”または“１”のどちらの値でもよいことを
示している。

まずこのシステムの電源を投入するとリセット信号（Ｒ
Ｆ：ＳＥＴ　）が真になり、このリセット信号がバス使
用要求検出回路４１の各Ｄ−ＦＦ４３　　のＣＩＲ入力
に入力し、第３図に示すように各Ｄ−ＦＦ４３ｍはリセ
ットされ、そのＱ出力からの出力は“０”となる（ＴＯ
）。

そして電源投入後、一定時間経過するとリセットが解除
される（Ｔ１）。その際、ＣＰＵｋは所定の場所に実装
されているので、バス使用要求信号（ＢＲｋ）を真、つ
まり“０”にして出力し、バスの使用を要求する（Ｔ２
）。一方、ＣＰＵｎは実装されていないので、ＣＰＵｋ
が出力したバス使用要求信号（■１．）はプルアップ抵
抗により常に偽、つまり“１“である（Ｔ２）。

そして、ＣＰＵｋのバス使用要求信号（Ｂ　Ｒ、、）が
“０”の状態でバス使用要求検出回路４１内の信号反転
部４２ｋに入力すると反転して、Ｄ−ＦＦ４３にのＣＬ
Ｋ入力は常時“１”となる（Ｔ３）。

一方、ＣＰＵ　　のバス使用要求信号（ππ　）はｎ　
　　　　　　　　　　　　　　　　　　　　　　ｎ常時
“１”なので、信号反転部４２　に入力し反転されて“
０“となり、Ｄ−ＦＦ４３　　のＣＬＫ人力は常時“０
”となる（Ｔ３）。

次に、Ｄ−ＦＦ４３　　はＣＬＫ人力への入力信号の立
上がりエツジでＤ入力の状態を取込み、その０人力の状
態を記憶し、次のＣＬＫ入力への入力信号があるまで出
力し、バスの使用の要求が一度でもあったか否かを検出
する。

つまり、各Ｄ−ＦＦ４３　　のＤ入力には常に“１”が
入力しているので、Ｄ−ＦＦ４３には、その後ＣＬＫ人
力に“０”や“１″が入力してもそのＱ出力の状態を“
１”に保ち（Ｔ４）　、バス使用要求信号（Ｂ　Ｒｋ　
’）が少なくとも一度入力したことを検出する。

一方、Ｄ−ＦＦ４３　　はＣＬＫ人力の人力信号の立上
がりエツジで０人力のデータを取込むが、Ｄ−ＦＦｎの
ＣＬＫ入力は常に“０”なので、Ｄ−ＦＦ４３．のＱ出
力からの出力はリセットされた状態を保ち常に“０“で
（Ｔ４）　、ＣＰＵ　　からバス使用要求信号（π玉　
）が−度も人力しないこ口 とを検出する。

次に、各ＣＰＵ　　がバス使用要求検出回路４１のアド
レスにアクセスを行うと（Ｔ５）、アドレスデコーダ３
１を介してセレクト信号（Ｃ８）が真となり、スリース
テートドライバ４４　の制御人力に人力する。

各スリーステートドライバ４４　はセレクト信号（Ｕ３
）が入力すると出力状態となり、各り−ＦＦ４３ｍのＱ
出力の状態を共通データバス１３の各ビットＤ　に出力
する（Ｔ６）。

つまり、Ｄ−ＦＦ４３□。のＱ出力の状態は“１″なの
で、共通データバス１３に出力されるＤｌ（ｆ！Ｉ］ち
Ｄ１〜Ｄｎ−１には“１”が出力される。一方、Ｄ−Ｆ
Ｆ４３　　のＱ出力の状態は“０”なので、Ｄ　には“
０”が出力される。

このため、データバス１３を介して“１”“１”　・・
・　“０”のデータＤ　が、実装されていないＣＰＵ　
　を除（各ＣＰＵｋに入力し、各ＣＰＵ　　のデータレ
ジスタ５２ｋに格納される（ＳＴＩ）。

そして、ＣＰＵ１−存在判定回路５３．が、データレジ
スタ５２、。からデータＤｍを読込み、そのデータＤ　
と“１”との論理積を取り、その結果を再度データレジ
スタ５２にへ格納する（ＳＴ２）。そして各ＣＰ　Ｕ　
ｌｃの存在判定回路５３．が、それぞれのデータレジス
タ５２ｋに格納された上記結果に基づいてＣＰＵの存在
／非存在を判定しく５Ｔ３）　、ＣＰＵ１〜ＣＰＵｎ−
１についてはそれぞれに対応するビットのＤｋが“１”
であるので存在していると判定しく５Ｔ４）　、ＣＰＵ
ｎについてはそれに対応するビットのＤ　が“０”であ
るので存在していないと判定する（Ｓ　Ｔ　５）。

このため、ＣＰＵ　　を除く各ＣＰＵｋは、それぞれの
ＣＰＵ存在判定部５３ｋにより所定の場所に実装されて
いない、つまり存在していないＣＰＵ　を認識し、当該
ＣＰＵ　　を除く各ＣＰＵｋ間ｎ　　　　　　　　　　
　　　　　　　　　　ｎで仕事を分担しながら、バスア
ービタ２１によるバス使用調停の下て、Ｃ，ＰＵｏ、Ｃ
ＰＵ１の順で共通アドレスバス１２及びデータバス１３
使用して、各自の処理を行うことができる。

従って本実施例によれば、マルチＣＰＵシステムにおい
て、ＣＰＵ検出手段により各ＣＰＵから出力されるバス
使用要求信号を入力して記憶し、どのＣＰＵがバスの使
用を一度も要求していないかを検出し、その検出結果に
基づいて各ＣＰＵがその他のＣＰＵの存在／非存在の判
定するようにしたので、割込み処理プログラムのような
ソフトウェアは不要となり、ソフトウェアの処理を低減
させてシステム全体の処理を高速化することができる。

また本実施例では、各ＣＰＵが人手を介さず自動的に他
のＣＰＵの存在／非存在を判定するようにしたので、人
為的なミスはなくなりシステム全体の処理がより正確と
なる。

尚、上記実施例では、ＣＰＵ使用要求検出回路が各ＣＰ
Ｕから出力されるバス使用要求信号を人力して記憶し、
どのＣＰＵがバスの使用を一度も要求していないかを検
出するようにしたが、本発明では例えば各ＣＰＵが出力
するバス使用中信号を入力して記憶することにより、ま
たバスの使用権を調停するパスアービタから出力される
バス使用許可信号を人力して記憶することによりバスの
使用を一度も要求していない（Ｊ’Ｕを検出するように
してもよい。

また、本実施例では各ＣＰＵ内にハード的にＣＰＵ存在
判定部を設けたが、本発明では上記ＣＰＵ存在判定部と
同一機能を有するマイクロプログラムによりソフト的に
ＣＰＵが存在／非存在を判定するようにしてもよい。

更に、本実施例のＣＰＵ存在判定部は、共通データバス
を介して送られてくるバス要求検出回路からの各ＣＰＵ
に対応するデータをデータレジスタへ格納し、それと“
１”との論理積をとり、その結果に基づいて判定するよ
うにしたが、本発明では例えばデータレジスタへ格納さ
れたデータを一旦ｎビット右ヘシフトし、それと“１”
との論理積をとっても、またデータレジスタへ格納され
たデータを“１”との論理積をとらず、そのままそのデ
ータに基づいてＣＰＵの存在／非存在を判定するように
してもよい。

（発明の効果） 以上説明したように本発明によれば、マルチＣＰＵシス
テムにおいて、ＣＰＵ検出手段によりどのＣＰＵがバス
の使用を一度も要求していないかを検出し、その検出結
果に基づいて各ＣＰＵがその他のＣＰＵの存在あるいは
非存在を判定するようにしたので、割込み処理プログラ
ムのようなソフトウェアは不要となり、ソフトウェアの
処理を低減させてシステム全体の処理を高速化すること
ができる。

また本発明では、各ＣＰＵが人手を介さず自動的に他の
ＣＰＵの存在／非存在を判定するようにしたので、人為
的なミスはなくなりシステム全体の処理がより正確とな
る。

【図面の簡単な説明】

第１図は本実施例のマルチＣＰＵシステムを示す機能ブ
ロック図、第２図は本実施例のバス使用要求検出回路４
１の詳細機能ブロック図、第３図は本実施例のバス使用
要求検出回路内の信号の状態を示すタイミングチャート
、第４図は本実施例における各ＣＰＵの処理を示すフロ
チャートである。 １２・・・共通アドレスバス １３・・・共通データバス ４１・・・バス使用要求検出回路 （ＣＰＵ検出手段） ５１　・・・ＣＰＵ存在判定部 （ＣＰＵ存在判定手段）

Claims (1)

1. 【特許請求の範囲】 １、複数のＣＰＵがそれぞれ所定の場所に存在するか或
   は存在しないかを判定するマルチＣＰＵシステムにおい
   て、 バスの使用を一度も要求していないＣＰＵを検出するＣ
   ＰＵ検出手段と、 上記ＣＰＵ検出手段の検出結果に基づいてＣＰＵが存在
   するか否かを判定するＣＰＵ存在判定手段とを設けたこ
   とを特徴とするマルチＣＰＵシステム。