JPH04102070A - ディジタル電流検出装置 - Google Patents
ディジタル電流検出装置Info
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- JPH04102070A JPH04102070A JP21966290A JP21966290A JPH04102070A JP H04102070 A JPH04102070 A JP H04102070A JP 21966290 A JP21966290 A JP 21966290A JP 21966290 A JP21966290 A JP 21966290A JP H04102070 A JPH04102070 A JP H04102070A
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- 238000010586 diagram Methods 0.000 description 4
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- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000004804 winding Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電流検出装置に係り、特にディジタル出力の電
流検出装置に関する。
流検出装置に関する。
従来、電流検出装置として第４図に示すようなアナログ
出力装置が知られている。
出力装置が知られている。
この装置は検出電流の作る磁界Ｈｉをホール素子４０に
より検出してアンプ４１で増幅し、それを電流ブースタ
４２を通してアナログ出力Ｏａとして取出すとともに、
２次コイル４３に電流を流して前記検出電流の磁界Ｈ１
を打ち消すようにフィードバックを行うように動作する
フィードバック形電流検出器がある。
より検出してアンプ４１で増幅し、それを電流ブースタ
４２を通してアナログ出力Ｏａとして取出すとともに、
２次コイル４３に電流を流して前記検出電流の磁界Ｈ１
を打ち消すようにフィードバックを行うように動作する
フィードバック形電流検出器がある。
しかし、最近電流検出器を使用する装置は、ディジタル
制御装置が多いので、電流検出装置もディジタル出力の
ものが要求されている。このため、この装置で得られた
アナログ出力を高価なアナログ／ディジタル変換してデ
ィジタル出力を得るようにしていた。
制御装置が多いので、電流検出装置もディジタル出力の
ものが要求されている。このため、この装置で得られた
アナログ出力を高価なアナログ／ディジタル変換してデ
ィジタル出力を得るようにしていた。
上記の従来装置は、ディジタル出力を得るために高価な
アナログ／ディジタル変換器を必要とし、電流検出装置
がアナログであるため外乱に弱く、調整個所も多いもの
であった。
アナログ／ディジタル変換器を必要とし、電流検出装置
がアナログであるため外乱に弱く、調整個所も多いもの
であった。
本発明は高価なアナログ／ディジタル変換器を使用せず
に直接ディジタル出力を得るので、外乱に強く、調整個
所が少ない電流検出装置を得ることを目的とする。
に直接ディジタル出力を得るので、外乱に強く、調整個
所が少ない電流検出装置を得ることを目的とする。
上記の目的は、フィードバック形電流検出器のフィード
バックループのアンプと電流ブースタの間に電圧コンパ
レータとアップ／ダウンカウンタとディジタル／アナロ
グ変換器を接続し、アップ／ダウンカウンタの出力をデ
ィジタル出力として取り出すことによって達成される。
バックループのアンプと電流ブースタの間に電圧コンパ
レータとアップ／ダウンカウンタとディジタル／アナロ
グ変換器を接続し、アップ／ダウンカウンタの出力をデ
ィジタル出力として取り出すことによって達成される。
〔作用〕
電圧コンパレータは増幅器の出力振幅によりＨレベルか
Ｌレベルになる。その結果アップ／ダウンカウンタは、
入力がＨレベルの場合は基準信号をダウンカウントし、
入力レベルがＬレベルの場合はアップカウントする。こ
のカウンタ出力をディジタル／アナログ変換器により、
アナログ変換する。このアナログ値により２次コイルの
電流を制御してホール素子に加わる磁界がちとに戻るよ
うにフィードバック制御する。従って、カウンタの出力
は、被検出電流に応じたディジタル出力が得られる。
Ｌレベルになる。その結果アップ／ダウンカウンタは、
入力がＨレベルの場合は基準信号をダウンカウントし、
入力レベルがＬレベルの場合はアップカウントする。こ
のカウンタ出力をディジタル／アナログ変換器により、
アナログ変換する。このアナログ値により２次コイルの
電流を制御してホール素子に加わる磁界がちとに戻るよ
うにフィードバック制御する。従って、カウンタの出力
は、被検出電流に応じたディジタル出力が得られる。
以下、本発明の一実施例を第１図に基づいて説明する。
第１図は本発明の回路構成を示す。
第１図において、Ｈｉは検出電流により発生する磁界で
あり、この磁界Ｈｉに対してフィードバック用２次コイ
ル７で作る磁界Ｈｆを加えた磁界△Ｈをホール素子１で
検出し、磁界△Ｈに見合つた出力を発生する。この出力
をアンプ２で増幅して零クロスコンパレータ３に入力す
る。零クロスコンパレータ３は入力電圧Ｅｚが、Ｅ ｚ
＜ Ｏ又はＥ ｚ ＞ Ｏかを判定する。モしてＥ
ｚ ＜ Ｏの時は出力ＥｃをＬレベルにし、Ｅ ｚ ＞
Ｏの時はＨレベルとする。この出力Ｅｃはアップ／ダ
ウンカウンタ４のアップ／ダウンの切替信号として、ク
ロック発振器９からのクロックＣＬをアップ又はダウン
カウントする。このアップ／ダウンカウンタ４のディジ
タル出力ＯｄをＤ／Ａコンバータ５を通してアナログ値
に変換した後、電流ブース６を通して２次コイル７に電
流を流し、それによって発生する磁界Ｈｆを作る。
あり、この磁界Ｈｉに対してフィードバック用２次コイ
ル７で作る磁界Ｈｆを加えた磁界△Ｈをホール素子１で
検出し、磁界△Ｈに見合つた出力を発生する。この出力
をアンプ２で増幅して零クロスコンパレータ３に入力す
る。零クロスコンパレータ３は入力電圧Ｅｚが、Ｅ ｚ
＜ Ｏ又はＥ ｚ ＞ Ｏかを判定する。モしてＥ
ｚ ＜ Ｏの時は出力ＥｃをＬレベルにし、Ｅ ｚ ＞
Ｏの時はＨレベルとする。この出力Ｅｃはアップ／ダ
ウンカウンタ４のアップ／ダウンの切替信号として、ク
ロック発振器９からのクロックＣＬをアップ又はダウン
カウントする。このアップ／ダウンカウンタ４のディジ
タル出力ＯｄをＤ／Ａコンバータ５を通してアナログ値
に変換した後、電流ブース６を通して２次コイル７に電
流を流し、それによって発生する磁界Ｈｆを作る。
この磁界Ｈｆは被検出電流ｉが作った磁界Ｈｉを丁度打
消すように動作してこの両者の加算された磁界△Ｈが零
になるようにフィードバックをかけている。従って、被
検出電流に追従したディジタル出力Ｏｄが、アップ／ダ
ウンカウンタ４の出力から得られる。また、８はホール
素子駆動用の電源である。
消すように動作してこの両者の加算された磁界△Ｈが零
になるようにフィードバックをかけている。従って、被
検出電流に追従したディジタル出力Ｏｄが、アップ／ダ
ウンカウンタ４の出力から得られる。また、８はホール
素子駆動用の電源である。
第２図は検出メカニズムをモデル化した本発明構成の具
体例であり、第３図は第２図を説明するための各部の波
形である。
体例であり、第３図は第２図を説明するための各部の波
形である。
第２図、第３図により、本発明を具体的に説明する。電
流端子Ｉ、、 １．に被検出電流ｉを流すと磁性体Ｉ
Ａに巻かれたコイルＣ１により起磁力が発生し、磁性体
ＩＡの空隙部ＧＰに磁界Ｈｉが発生する。この空隙部Ｇ
Ｐには定電流１０で駆動されるホール素子１を配置して
いる。ホール素子１の出力ｅ。はアンプ２で増幅され、
その出力を電圧コンパレータ３′で基準電圧Ｅｒと比較
する。
流端子Ｉ、、 １．に被検出電流ｉを流すと磁性体Ｉ
Ａに巻かれたコイルＣ１により起磁力が発生し、磁性体
ＩＡの空隙部ＧＰに磁界Ｈｉが発生する。この空隙部Ｇ
Ｐには定電流１０で駆動されるホール素子１を配置して
いる。ホール素子１の出力ｅ。はアンプ２で増幅され、
その出力を電圧コンパレータ３′で基準電圧Ｅｒと比較
する。
出力ｅ。が基準電圧Ｅｒより高い場合は出力ＥｃをＨレ
ベルにし、基準電圧Ｅｒより低い場合は出力ＥｃをＬレ
ベルにする。この電圧Ｅｃにより、アップ／ダウンカウ
ンタ４は基準クロックＣＬをアップ又はダウンカウント
する。このカウンタ４の出力はディジタル量であり、こ
れをディジタル出力Ｏｄとして取り出すことができると
共に、更にディジタル／アナログ変換して、その出力を
アナログ出力Ｏａとして取出すことができる。さらに、
アンプ１０で増幅し、その出力を抵抗Ｒを介して磁性体
ＩＡに巻いた２次コイル７に接続し、２次コイル７に電
流を流して被検出電流ｌの作る起磁力と逆向きの起磁力
を作り、空隙ＧＰに被検出電流ｉの作る磁界Ｈｉと逆向
きの磁界Ｈｆを生成するようにされ、全体としてフィー
ドバック回路を構成している。
ベルにし、基準電圧Ｅｒより低い場合は出力ＥｃをＬレ
ベルにする。この電圧Ｅｃにより、アップ／ダウンカウ
ンタ４は基準クロックＣＬをアップ又はダウンカウント
する。このカウンタ４の出力はディジタル量であり、こ
れをディジタル出力Ｏｄとして取り出すことができると
共に、更にディジタル／アナログ変換して、その出力を
アナログ出力Ｏａとして取出すことができる。さらに、
アンプ１０で増幅し、その出力を抵抗Ｒを介して磁性体
ＩＡに巻いた２次コイル７に接続し、２次コイル７に電
流を流して被検出電流ｌの作る起磁力と逆向きの起磁力
を作り、空隙ＧＰに被検出電流ｉの作る磁界Ｈｉと逆向
きの磁界Ｈｆを生成するようにされ、全体としてフィー
ドバック回路を構成している。
第３図は、被検出電流１が図示のような正弦波の例を示
す。この電流ｌが流れることにより、これに比例した磁
界Ｈ】が発生するので、フィードバックがない場合はホ
ール素子１の出力ｅ。も図示ｅｅｌのような波形となる
。しかし、フィードバックがあるためホール素子１の出
力ｅ０は図示ｅ。
す。この電流ｌが流れることにより、これに比例した磁
界Ｈ】が発生するので、フィードバックがない場合はホ
ール素子１の出力ｅ。も図示ｅｅｌのような波形となる
。しかし、フィードバックがあるためホール素子１の出
力ｅ０は図示ｅ。
のようにほぼ一定値となる。次に電圧コンパレータ３′
の基準電圧Ｅｒを仮りに零とするとホール素子１の出力
ｅ。が零より大きい場合は、電圧コンパレータ３′の出
力ＥｃはＨレベルになり、小さい場合はＬレベルとなる
ので、図示ＥｃのようにＨ，Ｌを繰り返す。その結果、
基準クロックが図示ＣＬと仮定すると、アップ／ダウン
カウンタＣＵＮ４のディジタル出力Ｏｄの大きさを表わ
すと、図示Ｏｄ、（ディジタル量を疑似的に示している
）のようになる、すなわち、アップ／ダウンカウンタは
電圧ＥｃがＨレベル（イ）点の時はクロックＣＬ毎にア
ップカウントして出力が増加し、電圧ＥｃがＬレベル（
ロ）点ではクロックＣＬ毎にダウンカウントして出力が
減少する。
の基準電圧Ｅｒを仮りに零とするとホール素子１の出力
ｅ。が零より大きい場合は、電圧コンパレータ３′の出
力ＥｃはＨレベルになり、小さい場合はＬレベルとなる
ので、図示ＥｃのようにＨ，Ｌを繰り返す。その結果、
基準クロックが図示ＣＬと仮定すると、アップ／ダウン
カウンタＣＵＮ４のディジタル出力Ｏｄの大きさを表わ
すと、図示Ｏｄ、（ディジタル量を疑似的に示している
）のようになる、すなわち、アップ／ダウンカウンタは
電圧ＥｃがＨレベル（イ）点の時はクロックＣＬ毎にア
ップカウントして出力が増加し、電圧ＥｃがＬレベル（
ロ）点ではクロックＣＬ毎にダウンカウントして出力が
減少する。
このディジタル出力Ｏｄをディジタル／アナログ変換器
５に加えてそのアナログ出力Ｏａをフィルタを通すと図
示の○ａになる。この出力Ｏａをアンプ１０を通して抵
抗Ｒと２次コイル７に加えるとそのコイル７の電流ｉｃ
は図示のように正弦波状になる。
５に加えてそのアナログ出力Ｏａをフィルタを通すと図
示の○ａになる。この出力Ｏａをアンプ１０を通して抵
抗Ｒと２次コイル７に加えるとそのコイル７の電流ｉｃ
は図示のように正弦波状になる。
ここでは、被検出電流ｉの周波数に対して基準クロック
ＣＬの周波数を約６０倍で示したが、この倍率を高くす
ればディジタル出力Ｏｄの値もスムーズな正弦波になる
と共に被検出電流１に追従する応答速度を早くなるもの
である。
ＣＬの周波数を約６０倍で示したが、この倍率を高くす
ればディジタル出力Ｏｄの値もスムーズな正弦波になる
と共に被検出電流１に追従する応答速度を早くなるもの
である。
さらに、上記実施例では電圧コンパレータ３の基準電圧
Ｅｒを零としたので、被検出電流ｉの作る磁界Ｈ４と２
次コイル７に電流ｉｃで生成される磁界Ｈｆが等しくな
るように動作するが、基準電圧Ｅｒにある値をもたせる
と前記磁界Ｈ４とＨｆ０間に所定の一定差が生じるよう
に動作するので、基準電圧を調整することでホール素子
ｌの動作点に常にバイアス磁界をもたせるようにでき、
ホール素子１の感度及び直線性に優れた点を選んで使用
することかできる。
Ｅｒを零としたので、被検出電流ｉの作る磁界Ｈ４と２
次コイル７に電流ｉｃで生成される磁界Ｈｆが等しくな
るように動作するが、基準電圧Ｅｒにある値をもたせる
と前記磁界Ｈ４とＨｆ０間に所定の一定差が生じるよう
に動作するので、基準電圧を調整することでホール素子
ｌの動作点に常にバイアス磁界をもたせるようにでき、
ホール素子１の感度及び直線性に優れた点を選んで使用
することかできる。
以上述べたように本発明によれば、簡単な回路構成で外
乱に強く、調整個所も少なく、高価で複雑なアナログ／
ディジタル変換器を必要とせず、安価で簡単なディジタ
ル／アナログ変換器とカウンタを使用して、ディジタル
出力の電流検出装置を得ることができる。さらに、高精
度のディジタル出力と扱いやすいアナログ出力を同時に
取出すことができる。
乱に強く、調整個所も少なく、高価で複雑なアナログ／
ディジタル変換器を必要とせず、安価で簡単なディジタ
ル／アナログ変換器とカウンタを使用して、ディジタル
出力の電流検出装置を得ることができる。さらに、高精
度のディジタル出力と扱いやすいアナログ出力を同時に
取出すことができる。
また、磁界／電圧変換素子の動作点を自由に選択できる
ので、高特性でない変換素子でも充分に使用できるとい
った効果を奏する。
ので、高特性でない変換素子でも充分に使用できるとい
った効果を奏する。
第１図ないし第３図は本発明の一実施例の構成を示すも
ので、第１図は本発明の一実施例を示す回路図、第２図
は検出メカニズムをモデル化した本発明の他の実施例を
示す構成図、第３図は第２図の動作説明図、第４図は従
来例の構成図である。 Ｈｉ・被検出電流が作る磁界、Ｈｆ・・２次巻線が作る
磁界、１ ホール素子、ＩＡ・・磁性体、２・・アンプ
、３・・・零クロスコンパレータ、３′・・電圧コンパ
レータ、４・・アップ／ダウンカウンタ、５・・ディジ
タル／アナログ変換器、６・電流ブースタ、７・２次コ
イル、８・ホール素子用電源、９・・−クロック発信器
、ｌＯ・・アンプ、ＧＰ・・・磁性体の空隙、Ｃ１・・
１次コイル、ＣＬ・・・クロック、Ｅｒ・・基準電圧。 １−＋、 Ｊｂ ｌ、 Ｓ−、２・・・アノブー ３−
・ずリロスコ／パレーク４・・アラ乃夕′つ／／７クシ
タ 蘭 ろ 図
ので、第１図は本発明の一実施例を示す回路図、第２図
は検出メカニズムをモデル化した本発明の他の実施例を
示す構成図、第３図は第２図の動作説明図、第４図は従
来例の構成図である。 Ｈｉ・被検出電流が作る磁界、Ｈｆ・・２次巻線が作る
磁界、１ ホール素子、ＩＡ・・磁性体、２・・アンプ
、３・・・零クロスコンパレータ、３′・・電圧コンパ
レータ、４・・アップ／ダウンカウンタ、５・・ディジ
タル／アナログ変換器、６・電流ブースタ、７・２次コ
イル、８・ホール素子用電源、９・・−クロック発信器
、ｌＯ・・アンプ、ＧＰ・・・磁性体の空隙、Ｃ１・・
１次コイル、ＣＬ・・・クロック、Ｅｒ・・基準電圧。 １−＋、 Ｊｂ ｌ、 Ｓ−、２・・・アノブー ３−
・ずリロスコ／パレーク４・・アラ乃夕′つ／／７クシ
タ 蘭 ろ 図
Claims (1)
- 【特許請求の範囲】 １、電流検出装置において、電流の大きさを電圧に変換
する回路と、この回路で検出された検出電圧が予め定め
られた基準電圧Ｅｒより高い場合は基準クロックをアッ
プ（ダウン）カウントし、低い場合はダウン（アップ）
カウントするアップ／ダウンカウンタを設け、このアッ
プ／ダウンカウンタによって得られた出力をディジタル
出力として取り出すと共にＤ／Ａコンバータをとおして
アナログ値に変換し、このアナログ値を前記検出電圧を
打消す方向に加え合わせるように構成したことを特徴と
するディジタル電流検出装置。 ２、請求項１において、前記基準電圧Ｅｒが可変である
ことを特徴とするディジタル電流検出装置。 ３、請求項１において、アップ／ダウンカウンタの出力
側からディジタル出力を、Ｄ／Ａコンバータの出力側か
らアナログ出力を取出すように構成したことを特徴とす
るディジタル電流検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2219662A JPH087243B2 (ja) | 1990-08-20 | 1990-08-20 | ディジタル電流検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2219662A JPH087243B2 (ja) | 1990-08-20 | 1990-08-20 | ディジタル電流検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04102070A true JPH04102070A (ja) | 1992-04-03 |
| JPH087243B2 JPH087243B2 (ja) | 1996-01-29 |
Family
ID=16739014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2219662A Expired - Lifetime JPH087243B2 (ja) | 1990-08-20 | 1990-08-20 | ディジタル電流検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH087243B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011106891A (ja) * | 2009-11-14 | 2011-06-02 | Mitsubishi Materials Corp | 電流センサ装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5214069A (en) * | 1975-07-22 | 1977-02-02 | Asou Cement Kk | Method of treatment of hexavalent chrome with exhaust combustion gas |
| JPS5334706A (en) * | 1976-09-08 | 1978-03-31 | Shichirou Ikezawa | Method of producing olefin glycol and olefin bromhydrin |
| JPS57168075U (ja) * | 1981-04-20 | 1982-10-22 | ||
| JPS61225663A (ja) * | 1985-03-29 | 1986-10-07 | Fujitsu Ltd | ピ−ク値検出回路 |
-
1990
- 1990-08-20 JP JP2219662A patent/JPH087243B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5214069A (en) * | 1975-07-22 | 1977-02-02 | Asou Cement Kk | Method of treatment of hexavalent chrome with exhaust combustion gas |
| JPS5334706A (en) * | 1976-09-08 | 1978-03-31 | Shichirou Ikezawa | Method of producing olefin glycol and olefin bromhydrin |
| JPS57168075U (ja) * | 1981-04-20 | 1982-10-22 | ||
| JPS61225663A (ja) * | 1985-03-29 | 1986-10-07 | Fujitsu Ltd | ピ−ク値検出回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011106891A (ja) * | 2009-11-14 | 2011-06-02 | Mitsubishi Materials Corp | 電流センサ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH087243B2 (ja) | 1996-01-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960723 |