JPH04102375A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH04102375A JPH04102375A JP22061290A JP22061290A JPH04102375A JP H04102375 A JPH04102375 A JP H04102375A JP 22061290 A JP22061290 A JP 22061290A JP 22061290 A JP22061290 A JP 22061290A JP H04102375 A JPH04102375 A JP H04102375A
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- Japan
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- gate
- oxide film
- film
- insulating film
- layer
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- Thin Film Transistor (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、薄膜トランジスタ（ＴＰＴ）に関する。
ゲート絶縁膜の耐圧性を向上させるためにゲート絶縁膜
をＳｉ、 Ｎ４とＳｉＯ□とからなる二重構造とするこ
とは、すでに提案されている。
をＳｉ、 Ｎ４とＳｉＯ□とからなる二重構造とするこ
とは、すでに提案されている。
（Ｙ、 ０ｈｊｉ、 Ｔ、 Ｋｕｓａｋａ、 Ａ、 ｔ
（ｉｒａｉｗａ、 Ｋ、 Ｙａｇｉ、 Ｋ、 Ｍｕｋａ
ｉ ａｎｄ Ｏ，Ｋａｓａｈａｒａ ： ”Ｒｅ１ｉ
ａｂｉｌｉｔｙ ｏｆ ｎａｎｏ−ｍｅｔｅｒｔｈユｃ
ｋ ｍｕｌｔｉ−１ａｙｅｒ ｄｉｅｌｅｃｔｒｉ
ｃ ｏｎ ｐｏｌｙ−ｃｒｙｓｔａｌｌｉｎｅｓｉ
ｌｉｃｏｎ、” Ｐｒｏｃ、 ｏｆ Ｉｎｔｅｒｎａ
ｔｉｏｎａｌ Ｒｅ１ｉａｂｉｌｉｔｙ Ｐｈｙｓｉｃ
ｓ Ｓｙｍｐｏｓｉｕｍ （１９８７）ｐ、５５）しか
しながら、多結晶シリコン（Ｐｏｌｙ Ｓｉ）を基本材
料とした薄膜トランジスタ（ＴＰＴ）のゲート絶縁膜で
あるＳｉＯ□上にＳｉ、 Ｎ４を形成した場合、その製
膜方法がＰＣＶＤ法のようなプラズマプロセスでは製膜
中の水素プラズマによりヒステリシスを生じさせ、トラ
ンジスタ動作に、誤動作を生じさせる。又窒化膜と酸化
膜とではエツチング方法が異るため、ゲート絶縁膜を加
工するさい、工程数の増加とそれにともなうエツチング
時の加工精度の低下から歩留りの低下が問題である。さ
らに、通常のＴＰＴを駆動する場合、ゲート絶縁膜は薄
くてかつその容量が大きい程すぐれた開動特性を有する
が、Ｓｉ３Ｎ４膜との２層構造は、 Ｓｉ３Ｎ４層の容
量が５ｉｏ２ｉの容量より大きいため、これを直列にし
たことに相当するこの構造は、容量の小さい３１０２層
の厚みが大きく影響することになる。そのため、ＳｉＯ
□層を必要以上に薄くした２層構造にさぜるを得ない。
（ｉｒａｉｗａ、 Ｋ、 Ｙａｇｉ、 Ｋ、 Ｍｕｋａ
ｉ ａｎｄ Ｏ，Ｋａｓａｈａｒａ ： ”Ｒｅ１ｉ
ａｂｉｌｉｔｙ ｏｆ ｎａｎｏ−ｍｅｔｅｒｔｈユｃ
ｋ ｍｕｌｔｉ−１ａｙｅｒ ｄｉｅｌｅｃｔｒｉ
ｃ ｏｎ ｐｏｌｙ−ｃｒｙｓｔａｌｌｉｎｅｓｉ
ｌｉｃｏｎ、” Ｐｒｏｃ、 ｏｆ Ｉｎｔｅｒｎａ
ｔｉｏｎａｌ Ｒｅ１ｉａｂｉｌｉｔｙ Ｐｈｙｓｉｃ
ｓ Ｓｙｍｐｏｓｉｕｍ （１９８７）ｐ、５５）しか
しながら、多結晶シリコン（Ｐｏｌｙ Ｓｉ）を基本材
料とした薄膜トランジスタ（ＴＰＴ）のゲート絶縁膜で
あるＳｉＯ□上にＳｉ、 Ｎ４を形成した場合、その製
膜方法がＰＣＶＤ法のようなプラズマプロセスでは製膜
中の水素プラズマによりヒステリシスを生じさせ、トラ
ンジスタ動作に、誤動作を生じさせる。又窒化膜と酸化
膜とではエツチング方法が異るため、ゲート絶縁膜を加
工するさい、工程数の増加とそれにともなうエツチング
時の加工精度の低下から歩留りの低下が問題である。さ
らに、通常のＴＰＴを駆動する場合、ゲート絶縁膜は薄
くてかつその容量が大きい程すぐれた開動特性を有する
が、Ｓｉ３Ｎ４膜との２層構造は、 Ｓｉ３Ｎ４層の容
量が５ｉｏ２ｉの容量より大きいため、これを直列にし
たことに相当するこの構造は、容量の小さい３１０２層
の厚みが大きく影響することになる。そのため、ＳｉＯ
□層を必要以上に薄くした２層構造にさぜるを得ない。
本発明の目的は、上記不具合をなくすると同時に、２層
構造にともなって薄膜トランジスタの駆動特性をおとす
ことなく、高信頼性、高歩留りな、ＴＰＴを形成する点
にある。
構造にともなって薄膜トランジスタの駆動特性をおとす
ことなく、高信頼性、高歩留りな、ＴＰＴを形成する点
にある。
本発明は、絶縁基板上に設けた薄膜トランジスタのゲー
ト絶縁膜が少なくとも酸化物の２層構造であることを特
徴とする薄膜トランジスタに関する。なお１本発明にお
いては、前記ゲート絶縁膜の少なくとも活性層に近い側
の酸化物膜の厚さが５００Å以下であることが好ましい
。
ト絶縁膜が少なくとも酸化物の２層構造であることを特
徴とする薄膜トランジスタに関する。なお１本発明にお
いては、前記ゲート絶縁膜の少なくとも活性層に近い側
の酸化物膜の厚さが５００Å以下であることが好ましい
。
第４図に、従来構成であるＳｉ、ＮＪＳｉ０２２層構造
でのＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｕｄｏｗｔ Ｄｉｅ
ｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）特性を示す。Ｓ
ｉＯ□単層と比較して２層構造では約４桁ストレス時間
に対する奉命が延びていることがわかる。
でのＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｕｄｏｗｔ Ｄｉｅ
ｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）特性を示す。Ｓ
ｉＯ□単層と比較して２層構造では約４桁ストレス時間
に対する奉命が延びていることがわかる。
本発明の構成を第１図に示す、 Ｐｏ１ｙＳｉを基本材
料としたＴＰＴのゲート絶縁膜を５ｉｎ２の２層構造と
することで第４図に示したＳｉ、Ｎ、／ＳｉＯ２と同程
度の寿命とすることができる４図中で、上部ゲート絶縁
膜はＥＣＲ、ＣＶＤ等による堆積によって形成した５ｉ
ｎ２膜であり、下部ゲート絶縁膜は熱酸化膜あるいは陽
極酸化膜が好ましい。この場合艇動特性は下部ゲート絶
縁膜の膜質及び膜厚で大きく変わってくるため、この層
の最適化が重要である。第３図に全膜厚９００人とした
場合のＳｉＯ□単層と２層（この場合下地が５００人の
熱酸化膜）の場合の工。ｎとゲートリーク電流の比較を
示す。５ｉｎ２を２層化することでゲートリーク電流は
従来より１桁以下低下している。輛動能力を示すＩｏｎ
にライては７．９５ Ｘ １０−’Ａのものが５．５Ｘ
１０−’Ａと約３０％の低下があるものの実質、問題
のないレベルを維持できることが明らかとなった。ここ
では下地ＳｉＯ□を５００人としたが、さらにこれより
うすくした場合の方がＩｏｎ及びゲートリーク電流は改
善の方向にむかい、より都合がいいことがわかった。こ
のことは、下地５ｉｎ２膜はトランジスタ特性を保証す
る膜厚さえあれば、５００Å以下で充分であることを意
味する（全５ｉｎ２の厚さは一定）。これらの構成の形
成方法を第３図に示す。■絶縁基板１上に、Ｐｏ１ｙＳ
ｉ２を形成、加工後、■熱酸化膜３、ＤｅＰＯａ化膜４
及びゲート電極５を順次堆積させ、■所定形状に加工後
、■イオン注入等の方法でゲートおよび／または、ソー
ス、ドレインに不純物を拡散、活性化を行なう、■そし
て眉間絶縁膜６を堆積し、コンタクトホール形成後、■
ＡＱを堆積、加工して電極７を形成しＴＰＴを完成する
。
料としたＴＰＴのゲート絶縁膜を５ｉｎ２の２層構造と
することで第４図に示したＳｉ、Ｎ、／ＳｉＯ２と同程
度の寿命とすることができる４図中で、上部ゲート絶縁
膜はＥＣＲ、ＣＶＤ等による堆積によって形成した５ｉ
ｎ２膜であり、下部ゲート絶縁膜は熱酸化膜あるいは陽
極酸化膜が好ましい。この場合艇動特性は下部ゲート絶
縁膜の膜質及び膜厚で大きく変わってくるため、この層
の最適化が重要である。第３図に全膜厚９００人とした
場合のＳｉＯ□単層と２層（この場合下地が５００人の
熱酸化膜）の場合の工。ｎとゲートリーク電流の比較を
示す。５ｉｎ２を２層化することでゲートリーク電流は
従来より１桁以下低下している。輛動能力を示すＩｏｎ
にライては７．９５ Ｘ １０−’Ａのものが５．５Ｘ
１０−’Ａと約３０％の低下があるものの実質、問題
のないレベルを維持できることが明らかとなった。ここ
では下地ＳｉＯ□を５００人としたが、さらにこれより
うすくした場合の方がＩｏｎ及びゲートリーク電流は改
善の方向にむかい、より都合がいいことがわかった。こ
のことは、下地５ｉｎ２膜はトランジスタ特性を保証す
る膜厚さえあれば、５００Å以下で充分であることを意
味する（全５ｉｎ２の厚さは一定）。これらの構成の形
成方法を第３図に示す。■絶縁基板１上に、Ｐｏ１ｙＳ
ｉ２を形成、加工後、■熱酸化膜３、ＤｅＰＯａ化膜４
及びゲート電極５を順次堆積させ、■所定形状に加工後
、■イオン注入等の方法でゲートおよび／または、ソー
ス、ドレインに不純物を拡散、活性化を行なう、■そし
て眉間絶縁膜６を堆積し、コンタクトホール形成後、■
ＡＱを堆積、加工して電極７を形成しＴＰＴを完成する
。
石英基板１上ニＬＰＣＶＤ法テロ２０℃、０．１ｔｏｒ
ｒ、５ｉＨ４１００％ テ約１０００人（７）Ｐｏｌｙ
Ｓｉを堆積し、活性層２を形成後、Ｄｒｙ ０２１００
０’Ｃ１１時！’ｆｌｌｌテ約５００人の熱酸化膜３を
形成する（第１の酸化膜３の形成）。そして低温酸化膜
（ＬＴＯ）あるいは高温酸化膜（ＨＴＯ）をＬＰＣＶＤ
法（Ｓｉｌ（４１０２： ８０／２０ｓｅｃＭ、約１０
００人）により第２の酸化膜４を形成し、さらにさき程
と同一条件でＰｏ１ｙＳｉ ５を形成する。この場合、
膜厚のみ３０００人と厚くしておく。次にレジストでゲ
ート部をカバーして、ＳＦＩ； ３０ｓｅｃＭ、０、１
Ｔｏｒｒ １′Ｐｏ１ｙＳｉゲート電極をドライエツチ
ングし、ＨＦ：Ｈ２０＝１：６．３０″でゲート５ｉＯ
２（２層とも）をウェットエツチングしてソース、ドレ
イン部２′、２″を露出させる。そしてイオン注入でＰ
ｌをＩＥ１５■−２でインプラ後、９００°Ｃ１３０分
の活性化を施こす６その後、同じ＜ ＬＰＣＤ法で５ｉ
Ｈ４１０２＝８０／ ２００ｓｅｃＭで５０００人の眉
間＃ｌ！縁膜６を堆積し、ウェットエツチング（前述と
同条件）でコンタクトホールをあける。−最後にＡｆｌ
をスパッタリングにより１μｍ厚に形成し、ドライエツ
チング（ｃ２Ｆ６＋５ｉｃ１４系）で所定形状の電極７
に加工して完成する。
ｒ、５ｉＨ４１００％ テ約１０００人（７）Ｐｏｌｙ
Ｓｉを堆積し、活性層２を形成後、Ｄｒｙ ０２１００
０’Ｃ１１時！’ｆｌｌｌテ約５００人の熱酸化膜３を
形成する（第１の酸化膜３の形成）。そして低温酸化膜
（ＬＴＯ）あるいは高温酸化膜（ＨＴＯ）をＬＰＣＶＤ
法（Ｓｉｌ（４１０２： ８０／２０ｓｅｃＭ、約１０
００人）により第２の酸化膜４を形成し、さらにさき程
と同一条件でＰｏ１ｙＳｉ ５を形成する。この場合、
膜厚のみ３０００人と厚くしておく。次にレジストでゲ
ート部をカバーして、ＳＦＩ； ３０ｓｅｃＭ、０、１
Ｔｏｒｒ １′Ｐｏ１ｙＳｉゲート電極をドライエツチ
ングし、ＨＦ：Ｈ２０＝１：６．３０″でゲート５ｉＯ
２（２層とも）をウェットエツチングしてソース、ドレ
イン部２′、２″を露出させる。そしてイオン注入でＰ
ｌをＩＥ１５■−２でインプラ後、９００°Ｃ１３０分
の活性化を施こす６その後、同じ＜ ＬＰＣＤ法で５ｉ
Ｈ４１０２＝８０／ ２００ｓｅｃＭで５０００人の眉
間＃ｌ！縁膜６を堆積し、ウェットエツチング（前述と
同条件）でコンタクトホールをあける。−最後にＡｆｌ
をスパッタリングにより１μｍ厚に形成し、ドライエツ
チング（ｃ２Ｆ６＋５ｉｃ１４系）で所定形状の電極７
に加工して完成する。
本発明は、２層にするために２回の酸化膜形成工程を経
る。そのため、それぞれの層にピンホールがあっても１
回目の層と２回目の層では発生個所が異なるため、ピン
ホールの発生が抑制されることになる。これに対して１
層の場合は、いくら厚みを厚くしても、ピンホールを完
全になくすことはできない。
る。そのため、それぞれの層にピンホールがあっても１
回目の層と２回目の層では発生個所が異なるため、ピン
ホールの発生が抑制されることになる。これに対して１
層の場合は、いくら厚みを厚くしても、ピンホールを完
全になくすことはできない。
本発明の薄膜トランジスタは、従来品に較べ高信頼性で
かつ従来と同等の駆動特性を有したＴＰＴの提供が可能
となった。
かつ従来と同等の駆動特性を有したＴＰＴの提供が可能
となった。
本ＴＰＴは光読取り装置等の半導体装置として極めて有
用である。
用である。
第１図は、本発明ＴＰＴの基本構成を示す断面図、第２
図Ａは、５ｉｎ２単層（９００人厚定形５ｉｎ２の２層
（下層５００人厚１上層４００人厚１のそれぞれのＩｏ
ｎ（Ｎｃｈ）（Ｘ １０−’Ａ 〕を示し、Ｂは１両者
のゲートリーク電流を示す。第３図は、本発明ＴＰＴの
製造工程例を■〜■で示す。第４図は、従来のＳｉ３Ｎ
４／５ｉ０２２層構造タイプのＰｏ１ｙ−５ｉ上の各種
絶縁膜のＴＤＤＢ特性例を示す。 １・・・絶縁基板 ２・・・Ｐｏ１ｙＳｉ （活
性層）２’、２”・・・ソース、ドレイン部 ３・・・熱酸化膜（下部ゲート絶縁膜）４・・Ｄｅｐｏ
酸化膜（上部ゲートＭ縁膜）５・・・ゲート電極
６・・・層間絶縁膜７・・・１１電極 特許出顕人 株式会社 第 図 第３ 第４ 図 ストレス１藺（Ｓｌ
図Ａは、５ｉｎ２単層（９００人厚定形５ｉｎ２の２層
（下層５００人厚１上層４００人厚１のそれぞれのＩｏ
ｎ（Ｎｃｈ）（Ｘ １０−’Ａ 〕を示し、Ｂは１両者
のゲートリーク電流を示す。第３図は、本発明ＴＰＴの
製造工程例を■〜■で示す。第４図は、従来のＳｉ３Ｎ
４／５ｉ０２２層構造タイプのＰｏ１ｙ−５ｉ上の各種
絶縁膜のＴＤＤＢ特性例を示す。 １・・・絶縁基板 ２・・・Ｐｏ１ｙＳｉ （活
性層）２’、２”・・・ソース、ドレイン部 ３・・・熱酸化膜（下部ゲート絶縁膜）４・・Ｄｅｐｏ
酸化膜（上部ゲートＭ縁膜）５・・・ゲート電極
６・・・層間絶縁膜７・・・１１電極 特許出顕人 株式会社 第 図 第３ 第４ 図 ストレス１藺（Ｓｌ
Claims (1)
- 【特許請求の範囲】 １、絶縁基板上に設けた薄膜トランジスタのゲート絶縁
膜が少なくとも酸化物の２層構造であることを特徴とす
る薄膜トランジスタ。 ２、前記ゲート絶縁膜の少なくとも活性層に近い側の酸
化物膜の厚さが５００Å以下であることを特徴とする請
求項１記載の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22061290A JPH04102375A (ja) | 1990-08-22 | 1990-08-22 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22061290A JPH04102375A (ja) | 1990-08-22 | 1990-08-22 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04102375A true JPH04102375A (ja) | 1992-04-03 |
Family
ID=16753703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22061290A Pending JPH04102375A (ja) | 1990-08-22 | 1990-08-22 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04102375A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5591989A (en) * | 1990-11-16 | 1997-01-07 | Seiko Epson Corporation | Semiconductor device having first and second gate insulating films |
| US5663077A (en) * | 1993-07-27 | 1997-09-02 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a thin film transistor in which the gate insulator comprises two oxide films |
| US6124153A (en) * | 1995-07-14 | 2000-09-26 | Samsung Electronics Co., Ltd. | Method for manufacturing a polysilicon TFT with a variable thickness gate oxide |
| US6168980B1 (en) | 1992-08-27 | 2001-01-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US6329229B1 (en) | 1993-11-05 | 2001-12-11 | Semiconductor Energy Laboratory Co., Ltd. | Method for processing semiconductor device, apparatus for processing a semiconductor and apparatus for processing semiconductor device |
| US6897100B2 (en) | 1993-11-05 | 2005-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Method for processing semiconductor device apparatus for processing a semiconductor and apparatus for processing semiconductor device |
-
1990
- 1990-08-22 JP JP22061290A patent/JPH04102375A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5591989A (en) * | 1990-11-16 | 1997-01-07 | Seiko Epson Corporation | Semiconductor device having first and second gate insulating films |
| US5811323A (en) * | 1990-11-16 | 1998-09-22 | Seiko Epson Corporation | Process for fabricating a thin film transistor |
| US6168980B1 (en) | 1992-08-27 | 2001-01-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US7416907B2 (en) | 1992-08-27 | 2008-08-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US5663077A (en) * | 1993-07-27 | 1997-09-02 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a thin film transistor in which the gate insulator comprises two oxide films |
| US5966594A (en) * | 1993-07-27 | 1999-10-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US6210997B1 (en) | 1993-07-27 | 2001-04-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US6465284B2 (en) | 1993-07-27 | 2002-10-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US6329229B1 (en) | 1993-11-05 | 2001-12-11 | Semiconductor Energy Laboratory Co., Ltd. | Method for processing semiconductor device, apparatus for processing a semiconductor and apparatus for processing semiconductor device |
| US6897100B2 (en) | 1993-11-05 | 2005-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Method for processing semiconductor device apparatus for processing a semiconductor and apparatus for processing semiconductor device |
| US6124153A (en) * | 1995-07-14 | 2000-09-26 | Samsung Electronics Co., Ltd. | Method for manufacturing a polysilicon TFT with a variable thickness gate oxide |
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