JPH0410261B2 - - Google Patents
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- Publication number
- JPH0410261B2 JPH0410261B2 JP60165671A JP16567185A JPH0410261B2 JP H0410261 B2 JPH0410261 B2 JP H0410261B2 JP 60165671 A JP60165671 A JP 60165671A JP 16567185 A JP16567185 A JP 16567185A JP H0410261 B2 JPH0410261 B2 JP H0410261B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- retransmission
- receiving side
- receiving
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】
〔概要〕
データ送受信システムにおいて、受信側で受信
データのエラーを検出すると、受信側バツフアメ
モリの読出しを禁止すると共に受信側バツフアメ
モリの内容をクリアし、且つ、送信側バツフアメ
モリをクリアして再送データを書込み、受信側で
再送データを受信側バツフアメモリに格納後、読
出し禁止を解除することにより再送データの受信
側への到達時間の短縮を図つた再送データ送受信
方法。
データのエラーを検出すると、受信側バツフアメ
モリの読出しを禁止すると共に受信側バツフアメ
モリの内容をクリアし、且つ、送信側バツフアメ
モリをクリアして再送データを書込み、受信側で
再送データを受信側バツフアメモリに格納後、読
出し禁止を解除することにより再送データの受信
側への到達時間の短縮を図つた再送データ送受信
方法。
本発明はデータ送受信システムにおける再送デ
ータ送受信方法及び装置に係り、特に画像データ
の伝送エラーに対応して送出する再送データの受
信側への到達時間の短縮を図つたバツフアメモリ
制御方式に関する。
ータ送受信方法及び装置に係り、特に画像データ
の伝送エラーに対応して送出する再送データの受
信側への到達時間の短縮を図つたバツフアメモリ
制御方式に関する。
一般に、画像データ等の高速データの送受信
は、所定単位、例えばフレーム単位に行われる。
このために、所定単位のデータを格納する書き込
み順にデータが読み出される形式のバツフアメモ
リが送信側と受信側に共に設けられている。デー
タは通常、送信側からはDPCM等の差分データ
を符号化して受信側に送られる。受信側はこの差
分データを上記所定単位で受け取り、既に受信済
みのデータと合成して差分データをもとのデータ
に再生する。
は、所定単位、例えばフレーム単位に行われる。
このために、所定単位のデータを格納する書き込
み順にデータが読み出される形式のバツフアメモ
リが送信側と受信側に共に設けられている。デー
タは通常、送信側からはDPCM等の差分データ
を符号化して受信側に送られる。受信側はこの差
分データを上記所定単位で受け取り、既に受信済
みのデータと合成して差分データをもとのデータ
に再生する。
このように、受信側に受け取られるデータは差
分データなので、受信データに１ビツトでも伝送
路上で生じた誤りがあるとその後の再生データに
はエラーに差分が加算されて再生データ中のエラ
ーが次第に伝播してしまう。
分データなので、受信データに１ビツトでも伝送
路上で生じた誤りがあるとその後の再生データに
はエラーに差分が加算されて再生データ中のエラ
ーが次第に伝播してしまう。
これを防ぐために、受信データ中にエラーを検
出すると、受信部から送信部にデータ再送指示を
与え、送信部はこれを受けて前の画面によらない
正しいデータを送信側バツフアメモリを介して再
送するようにしている。
出すると、受信部から送信部にデータ再送指示を
与え、送信部はこれを受けて前の画面によらない
正しいデータを送信側バツフアメモリを介して再
送するようにしている。
従来のデータ送受信方式においては、データ再
送指示に応じて正しいデータを送信側バツフアメ
モリに書込む場合、通常の送信データと同様にし
て書込んでいた。すなわち、送信側バツフアメモ
リに送信データを書込み中、あるいは送信側バツ
フアメモリから送信データを読出し中は、再送デ
ータの書込みは待機しており、上記送信データの
書込みあるいは読出しが終了後にはじめて再送デ
ータを送信側バツフアメモリに書込んでいた。そ
して受信側ではデータ再送指示の送出から再送デ
ータ中に含まれる再送指示データを検出する迄の
間に受信されたデータの読出しを禁止し、再送指
示データ検出後に再びデータを受信し解読して再
生していた。
送指示に応じて正しいデータを送信側バツフアメ
モリに書込む場合、通常の送信データと同様にし
て書込んでいた。すなわち、送信側バツフアメモ
リに送信データを書込み中、あるいは送信側バツ
フアメモリから送信データを読出し中は、再送デ
ータの書込みは待機しており、上記送信データの
書込みあるいは読出しが終了後にはじめて再送デ
ータを送信側バツフアメモリに書込んでいた。そ
して受信側ではデータ再送指示の送出から再送デ
ータ中に含まれる再送指示データを検出する迄の
間に受信されたデータの読出しを禁止し、再送指
示データ検出後に再びデータを受信し解読して再
生していた。
前述の如く、従来は、送信側バツフアメモリへ
の再送データの書込みは、受信側からの再送指示
があつてから、書込み中又は読出し中の通常の送
信データの書込み又は読出しの終了の後にはじめ
て行われるので、再送指示を発してから再送デー
タが受信側に到達する迄に要する時間が長すぎる
という問題点がある。特に、各々が１フレーム分
のデータを格納する送信側バツフアメモリを複数
個並置して送信データの読出しにおける待ち時間
をなくしてマルチバツフアメモリ構成において
は、再送データが受信側に到達する迄に複数フレ
ームの送信データが送出されることになり、上記
問題点は一層深刻になる。
の再送データの書込みは、受信側からの再送指示
があつてから、書込み中又は読出し中の通常の送
信データの書込み又は読出しの終了の後にはじめ
て行われるので、再送指示を発してから再送デー
タが受信側に到達する迄に要する時間が長すぎる
という問題点がある。特に、各々が１フレーム分
のデータを格納する送信側バツフアメモリを複数
個並置して送信データの読出しにおける待ち時間
をなくしてマルチバツフアメモリ構成において
は、再送データが受信側に到達する迄に複数フレ
ームの送信データが送出されることになり、上記
問題点は一層深刻になる。
上記の問題点を解決するために、本発明によ
り、データ送受信システムにおいて、受信側で受
信データにエラーを検出すると、書き込み順にデ
ータが読み出される受信側バツフアメモリの読出
しを禁止すると共に送信側および受信側の書き込
み順にデータが読み出されるバツフアメモリをク
リアして該送信側バツフアメモリに正しいデータ
である再送データを書込み、該受信側で該再送デ
ータを受信側バツフアメモリに格納後、読出し禁
止を解除することにより再送データを該受信側バ
ツフアメモリから読出すようにしたことを特徴と
する再送データ送受信方法が提供される。
り、データ送受信システムにおいて、受信側で受
信データにエラーを検出すると、書き込み順にデ
ータが読み出される受信側バツフアメモリの読出
しを禁止すると共に送信側および受信側の書き込
み順にデータが読み出されるバツフアメモリをク
リアして該送信側バツフアメモリに正しいデータ
である再送データを書込み、該受信側で該再送デ
ータを受信側バツフアメモリに格納後、読出し禁
止を解除することにより再送データを該受信側バ
ツフアメモリから読出すようにしたことを特徴と
する再送データ送受信方法が提供される。
受信データ中のエラー検出に応じて送信側およ
び受信側のバツフアメモリをクリアすることによ
り、直ちに再送データを書き込むことができ、書
き込まれたデータを直ちに読み出すことができる
ので、データの再送が短時間に行われる。
び受信側のバツフアメモリをクリアすることによ
り、直ちに再送データを書き込むことができ、書
き込まれたデータを直ちに読み出すことができる
ので、データの再送が短時間に行われる。
以下、添付の図面に基づいて本発明の実施例を
説明する。同図に示される本発明の一実施例によ
るデータ送受信システムは、送信側Ｓと受信側Ｒ
からなつている。送信側Ｓはデータ発生部DG
と、第１のスイツチSW１と、３つの送信側バツ
フアメモリBM１，BM２およびBM３と、第２
のスイツチSW２と、送信側制御回路SCとを備え
ている。受信側Ｒは、第３のスイツチSW３と、
３つの受信側バツフアメモリBM４，BM５およ
びBM６と、第４のスイツチSW４と、データ受
信部DRと、受信側制御回路RCとを送信側及び受
信側のバツフアメモリは、すべて、書き込み順に
データが読み出される形式のバツフアメモリであ
る。送信側Ｓの第２のスイツチSW２と受信側の
第３のスイツチSW３とは伝送路Ｌにて接続され
ている。データ受信部DRはエラー検出回路EDを
備えており、データ発生部DGは初期化回路INI
を備えている。
説明する。同図に示される本発明の一実施例によ
るデータ送受信システムは、送信側Ｓと受信側Ｒ
からなつている。送信側Ｓはデータ発生部DG
と、第１のスイツチSW１と、３つの送信側バツ
フアメモリBM１，BM２およびBM３と、第２
のスイツチSW２と、送信側制御回路SCとを備え
ている。受信側Ｒは、第３のスイツチSW３と、
３つの受信側バツフアメモリBM４，BM５およ
びBM６と、第４のスイツチSW４と、データ受
信部DRと、受信側制御回路RCとを送信側及び受
信側のバツフアメモリは、すべて、書き込み順に
データが読み出される形式のバツフアメモリであ
る。送信側Ｓの第２のスイツチSW２と受信側の
第３のスイツチSW３とは伝送路Ｌにて接続され
ている。データ受信部DRはエラー検出回路EDを
備えており、データ発生部DGは初期化回路INI
を備えている。
エラー検出回路EDが受信データ中にエラーを
検出していないときは、データ発生部DGはデー
タ受信部DRにおいて前回再生された１画面のデ
ータとの差分のデータを第１のスイツチSW１を
介して送信側バツフアメモリBM１，BM２、お
よびBM３のいずれか１つに書込む。送信側制御
回路SCは送信側バツフアメモリBM１，BM２、
およびBM３における書込みまたは読出しのタイ
ミングを制御すると共に、第１および第２のスイ
ツチSW１およびSW２を制御して、送信側バツ
フアメモリBM１，BM２、およびBM３のいず
れか１つに送信データを書込み中は、残りの送信
バツフアメモリの１つから、既に書込まれている
送信データを伝送路Ｌに読出すようにしている。
検出していないときは、データ発生部DGはデー
タ受信部DRにおいて前回再生された１画面のデ
ータとの差分のデータを第１のスイツチSW１を
介して送信側バツフアメモリBM１，BM２、お
よびBM３のいずれか１つに書込む。送信側制御
回路SCは送信側バツフアメモリBM１，BM２、
およびBM３における書込みまたは読出しのタイ
ミングを制御すると共に、第１および第２のスイ
ツチSW１およびSW２を制御して、送信側バツ
フアメモリBM１，BM２、およびBM３のいず
れか１つに送信データを書込み中は、残りの送信
バツフアメモリの１つから、既に書込まれている
送信データを伝送路Ｌに読出すようにしている。
受信側では受信側制御回路RCの制御の下に、
伝送路Ｌを伝送されて来たデータを第３のスイツ
チSW３を介して受信側バツフアメモリBM４，
BM５，BM６のいずれかに書込むと共にBM４，
BM５，BM６からスイツチSW４を介して順次
データ受信部DRに読出す。データ受信部DRは
受信データをデコードして画面データを再生す
る。
伝送路Ｌを伝送されて来たデータを第３のスイツ
チSW３を介して受信側バツフアメモリBM４，
BM５，BM６のいずれかに書込むと共にBM４，
BM５，BM６からスイツチSW４を介して順次
データ受信部DRに読出す。データ受信部DRは
受信データをデコードして画面データを再生す
る。
エラー検出回路EDが受信データ中にエラーを
検出したときの動作を次に説明する。
検出したときの動作を次に説明する。
エラー検出回路EDは、受信データにエラーを
検出すると、受信側制御回路RCに読出し禁止信
号（INH）を与え、それにより該受信側制御回
路RCは第４のスイツチSW４をオフにして受信
側バツフアメモリBM４，BM５、およびBM６
からデータ受信部DRへのデータの読出しを禁止
する。エラー検出回路EDはまた、エラー検出に
応じてデータ発生部DG内の初期化回路INIにデ
ータを再送要求信号（DREQ）を送る。受信側制
御回路RCはまた、エラー検出回路EDから読出し
禁止信号（INH）を受け取ると、受信側バツフ
アメモリBM４，BM５、およびBM６の内容を
クリアする。
検出すると、受信側制御回路RCに読出し禁止信
号（INH）を与え、それにより該受信側制御回
路RCは第４のスイツチSW４をオフにして受信
側バツフアメモリBM４，BM５、およびBM６
からデータ受信部DRへのデータの読出しを禁止
する。エラー検出回路EDはまた、エラー検出に
応じてデータ発生部DG内の初期化回路INIにデ
ータを再送要求信号（DREQ）を送る。受信側制
御回路RCはまた、エラー検出回路EDから読出し
禁止信号（INH）を受け取ると、受信側バツフ
アメモリBM４，BM５、およびBM６の内容を
クリアする。
初期化回路INIは、エラー検出回路EDから上
記データ再送要求信号（DREQ）を受け取ると、
再送データを作成すると共に、送信側制御回路
SCに初期化指示信号（INI２）を与える。再送デ
ータは既に送出したデータとの差分データではな
い１フレーム分の正しいデータであり、且つ、再
送データであることを示す再送指示ビツトを含ん
でいる。
記データ再送要求信号（DREQ）を受け取ると、
再送データを作成すると共に、送信側制御回路
SCに初期化指示信号（INI２）を与える。再送デ
ータは既に送出したデータとの差分データではな
い１フレーム分の正しいデータであり、且つ、再
送データであることを示す再送指示ビツトを含ん
でいる。
送信側制御回路SCは、上記初期化指示信号
（INIC２）を受け取ると、送信側バツフアメモリ
BM１，BM２、およびBM３のすべてを直ちに
クリアした後に、例えば送信側バツフアメモリ
BM１に初期化回路INIからの再送データを書込
むべく第１のスイツチSW１を制御する。送信側
制御回路SCはまた、第２のスイツチSW２を制御
して、上記再送データをBM１に書込み後直ちに
そこから読出して伝送路Ｌに送出する。
（INIC２）を受け取ると、送信側バツフアメモリ
BM１，BM２、およびBM３のすべてを直ちに
クリアした後に、例えば送信側バツフアメモリ
BM１に初期化回路INIからの再送データを書込
むべく第１のスイツチSW１を制御する。送信側
制御回路SCはまた、第２のスイツチSW２を制御
して、上記再送データをBM１に書込み後直ちに
そこから読出して伝送路Ｌに送出する。
受信側Ｒでは、再送指示検出回路Ｄが再送デー
タ中の再送指示ビツトを検出すると受信側制御回
路RCに再送指示検出信号（Ｄ）を与え、それに
より受信側制御回路RCは第３のスイツチSW３
を制御して伝送路Ｌからの再送データを直ちに、
例えば受信側バツフアメモリBM４に書込む。受
信側制御回路RCは、BM４に再送データを書込
み終了後、信号（INI１）によりデータ受信部
DRへ再送データ準備完了を通信し、第４のスイ
ツチSW４を制御して読出し禁止を解除し、BM
４から再送データをデータ受信部DRに読出す。
タ中の再送指示ビツトを検出すると受信側制御回
路RCに再送指示検出信号（Ｄ）を与え、それに
より受信側制御回路RCは第３のスイツチSW３
を制御して伝送路Ｌからの再送データを直ちに、
例えば受信側バツフアメモリBM４に書込む。受
信側制御回路RCは、BM４に再送データを書込
み終了後、信号（INI１）によりデータ受信部
DRへ再送データ準備完了を通信し、第４のスイ
ツチSW４を制御して読出し禁止を解除し、BM
４から再送データをデータ受信部DRに読出す。
以上の実施例によれば受信部で受信データにエ
ラーを検出すると直ちに、送信側バツフアメモ
リ、受信側バツフアメモリ共にクリアするように
したので、読出し中あるいは書込み中のバツフア
メモリの動作の終了を待つ必要なしに、且つバツ
フアメモリに既に格納されているデータの読み出
し終了を待つ必要なしに、直ちに再送データの書
込みおよび読出しができる。
ラーを検出すると直ちに、送信側バツフアメモ
リ、受信側バツフアメモリ共にクリアするように
したので、読出し中あるいは書込み中のバツフア
メモリの動作の終了を待つ必要なしに、且つバツ
フアメモリに既に格納されているデータの読み出
し終了を待つ必要なしに、直ちに再送データの書
込みおよび読出しができる。
なお、本発明は上記の実施例に限定されるもの
ではなく、例えばバツフアメモリの数は送信側、
受信側共に任意の数でよい。
ではなく、例えばバツフアメモリの数は送信側、
受信側共に任意の数でよい。
以上の説明から明らかなように、本発明によれ
ば、データ送受信システムにおいて、受信データ
中にエラーを検出したとき、送信側および受信側
のバツフアメモリをクリアした後に再送データを
送出するようにたので、エラー検出から再送デー
タが受信側に到達する迄の時間が短縮され、特に
画像データ伝送において誤りを含む画面が表示さ
れる時間を短縮できるという効果が得られる。
ば、データ送受信システムにおいて、受信データ
中にエラーを検出したとき、送信側および受信側
のバツフアメモリをクリアした後に再送データを
送出するようにたので、エラー検出から再送デー
タが受信側に到達する迄の時間が短縮され、特に
画像データ伝送において誤りを含む画面が表示さ
れる時間を短縮できるという効果が得られる。
添付の図面は本発明の一実施例による再送デー
タ送受信方式を説明するためのブロツク図であ
る。 Ｓ…送信側、Ｒ…受信側、DG…データ発生
部、INI…初期化回路、BM１〜BM３…送信側
バツフアメモリ、SC…送信側制御回路、DR…デ
ータ受信部、ED…エラー検出回路、BM４〜BM
６…受信側バツフアメモリ、RC…受信側制御回
路、Ｄ…再送指示検出回路。
タ送受信方式を説明するためのブロツク図であ
る。 Ｓ…送信側、Ｒ…受信側、DG…データ発生
部、INI…初期化回路、BM１〜BM３…送信側
バツフアメモリ、SC…送信側制御回路、DR…デ
ータ受信部、ED…エラー検出回路、BM４〜BM
６…受信側バツフアメモリ、RC…受信側制御回
路、Ｄ…再送指示検出回路。
Claims (1)
- 【特許請求の範囲】 １ データ送受信システムにおいて、受信側で受
信データにエラーを検出すると、書き込み順にデ
ータが読み出される受信側バツフアメモリの読み
出しを禁止すると共に送信側および受信側の書き
込み順にデータが読み出されるバツフアメモリを
クリアして該送信側バツフアメモリに正しいデー
タである再送データを書込み、該受信側で該再送
データを受信側バツフアメモリに格納後、読出し
禁止を解除することにより再送データを該受信側
バツフアメモリから読出すようにしたことを特徴
とする再送データ送受信方法。 ２ 送信側に、データ発生手段と、該データ発生
手段からの送信データを格納する送信側メモリ
と、該送信側メモリに対するデータの書込み／読
出しを制御する送信側制御手段を具備し、受信側
に、該送信側メモリからのデータを格納する受信
側メモリと、該受信側メモリからのデータを受信
するデータ受信手段と、該受信側メモリに対する
データの書込み／読出しを制御する受信側制御手
段とを具備し、該送信側メモリ及び該受信側メモ
リはそれぞれ、書き込み順にデータが読み出され
るものであるデータ送受信システムにおいて、 該データ受信手段はエラー検出手段を具備し、
該エラー検出手段は、受信データのエラーを検出
すると該受信側制御手段の制御の下に該受信側メ
モリから該データ受信手段へのデータ読出しを禁
止させると共に該受信側メモリをクリアし、且
つ、該データ発生手段にデータ再送要求信号を送
るものであり、 該データ発生手段は、初期化手段を具備し、該
初期化手段は、該データ再送要求信号に応答して
再送指示検出データを含む正しいデータである再
送データを作成すると共に、該データ再送要求信
号に応答して該送信側制御手段の制御の下に該送
信側メモリをクリアした後に該再送データを該送
信側メモリに書込むものであり、 該受信側は、該送信側メモリから送られて来た
該再送データから該再送指示検出データを検出す
る再送指示検出手段を具備し、 該再送指示検出手段は、該再送指示検出データ
の検出に応じて、該受信側制御手段の制御の下
に、該受信側メモリに該再送データを書込ませた
後に該受信側メモリからのデータの読出し禁止を
解除させるものであることを特徴とする再送デー
タ送受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60165671A JPS6226948A (ja) | 1985-07-29 | 1985-07-29 | 再送デ−タ送受信方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60165671A JPS6226948A (ja) | 1985-07-29 | 1985-07-29 | 再送デ−タ送受信方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6226948A JPS6226948A (ja) | 1987-02-04 |
| JPH0410261B2 true JPH0410261B2 (ja) | 1992-02-24 |
Family
ID=15816810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60165671A Granted JPS6226948A (ja) | 1985-07-29 | 1985-07-29 | 再送デ−タ送受信方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6226948A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0490648A (ja) * | 1990-08-06 | 1992-03-24 | Fujitsu Ltd | 符号化送信方式 |
| JP5056524B2 (ja) | 2008-03-25 | 2012-10-24 | 富士通株式会社 | データ伝送システム、データ伝送方法、データ送信装置及びデータ受信装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52147910A (en) * | 1976-06-03 | 1977-12-08 | Toshiba Corp | Error control system |
-
1985
- 1985-07-29 JP JP60165671A patent/JPS6226948A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6226948A (ja) | 1987-02-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |