JPH0410295A

JPH0410295A - 携帯型半導体記憶装置

Info

Publication number: JPH0410295A
Application number: JP2108634A
Authority: JP
Inventors: Masatoshi Kimura; 正俊木村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-04-26
Filing date: 1990-04-26
Publication date: 1992-01-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、携帯型半導体記憶装置に係り、特に半導体
記憶装置の静電気対策に関する。

〔従来の技術〕

第５図及び第６区はそれぞれ従来の携帯型半導体記憶装
置を示す断面図及び平面図である。半導体記憶装置（１
）は複数の半導体メモリ（２）を梧載したプリント基板
（３）を有し、このプリント基板（３）がフレーム（４
）により固定されている。フレーム（４）の両面にはそ
れぞれ金属製のパネル（５）及び（６）が支持され、フ
レーム（４）の一端部には端末機（図示せず）とこの半
導体記憶装置（１）とを電気的に接続するためのコネク
タ（７）が設けられている。プリント基板（３）の接地
ライン（３ａ）とパネル（６）とはコイルバネ（８）に
よって電気的に接続されており、パネル（５）及び（６
）は第７図に示すように側部に形成された爪部（５ａ）
及び（６ａ）が互いに嵌合することにより電気的に接続
されている。

このような携帯型半導体記憶袋！（１）は製造された後
、第８図に示すように端末機（９）に装着された状態で
静電気シミュレータ（１０）により静電気印加の試験が
行われる。まず、静電気シミュレータ（１０）では電源
（１１）により充電抵抗（１２）を介して放電コンデン
サ（１３）が充電される。次に、静電気シミュレータ（
１０）の電極（１６）を半導体記憶装置（１）のパネル
（５）あるいは（６）に接触させた状態でスイッチ（１
４）を切り替えることにより、放電コンデンサ（１３）
に蓄積された電荷が放電抵抗（１５）を介して半導体記
憶装置（１）のパネル（５）あるいは（６）に印加され
放電電流（１７）が流れる。尚、（１８）は外部インピ
ーダンスを示している。

〔発明が解決しようとする課題〕

このときの半導体記憶装置（１）内における放電電流（
１７）の流れ方を第９図に模式的に示す、静電気シミュ
レータ（１０）の電極（１６）を介してパネル（６）に
静電気が印加されると、パネル（６）からコイルバネ（
８）を通ってプリント基板（３）の接地ライン（３ａ）
に放電電流（１７）が流れる。

ところで、コイルバネ（８）はパネル（６）とプリント
基板（３）の接地ライン（３ａ）とを電気的に接続する
ためのものであるので、第５図及び第６図に示すように
、従来コネクタ（７）とは反対側の部分、すなわち回路
素子や配線が混みいっていない空間的な余裕のある部分
に配置されていた。このため、放電電流（１７）の一部
の電流（１７ａ）はプリント基板（３）の接地ライン（
３ａ）及びコネクタ（７）の接地端子（７ａ）を介して
端末機（９）へ流れるが、他の電流（１７ｂ）は半導体
メモリ（２）内を貫通し、コネクタ（７）の入出力端子
群（７ｂ）及び電源端子（７ｃ）を介して端末機（９）
へと流れる。尚、（１９）は半導体記憶装置（１）の接
地インピーダンスを示す。また、第１０図は半導体メモ
リ（２）内を放電電流（１７ｂ）が流れる様子を示すも
のである。

尚、放ｉｔ流の流れる方向は静電気シミュレータ（１０
）の電源（１１）の極性によって決定され、第８図のよ
うに充電抵抗（１２）側が正極の場合は半導体記憶装置
（１）から端末機（９）へと流れ、負極の場合は逆に端
末機（９）から半導体記憶装置（１）へと流れる。また
、−最に静電気による放電電流は非常に大きく、例えば
放電抵抗を２００Ω、放電コンデンサを２００ｐＦ、印
加電圧を１０ｋＶ、外部インピーダンスをＯΩとした場
合には、放電電流のピーク値は５０＾になり、放電電流
の時定数は２００Ωｘ　２００ｐＦ４０ｎｓｅｃとなる
。

このように従来の半導体記憶装置（１）では、大きな放
電電流（１７ｂ）が半導体メモリ（２）を貫通してしま
い、このため半導体メモリ（２）の劣化あるいは破壊の
恐れがあるという問題点があった。

また、コイルバネ（８）とコネクタ（７）とが離れてい
るために、半導体記憶装置（１）の接地インピーダンス
（１９）は無視できない大きさとなり、この接地インピ
ーダンス（１９）により逆起電圧ｅが発生する。逆起電
圧ｅは接地インピーダンス（１９）の実効インダクタン
スをＬとして、ｅ＝−Ｌ−ｄｉ／ｄｔで表される。ただし、ｄｉは瞬時電流、ｄｔは瞬時電流
の流れる時間を示す。

従って、半導体記憶装置（１）の接地ライン（３ａ）と
他の信号線との間に電位差が生じ、半導体メモリ（２）
内の記憶データの破壊、半導体メモリ（２）の劣化さら
には破壊の恐れがあるという問題を生じていた。

この発明はこのような問題点を解消するためになされた
もので、パネルに静電気放電が生じても記憶データの破
壊及び半導体メモリ等の記憶手段の劣化　破壊を防止す
ることのできる携帯型半導体記憶装置を提供することを
目的とする。

〔課題を解決するための手段〕

この発明に係る携帯型半導体記憶装置は、データを記憶
するための記憶手段と、記憶手段を収容するケーシング
と、ケーシングに設けられ且つ接地端子及び記憶手段に
データを入出力するための入出力端子を含む複数の端子
を有する外部接続用コネクタと、接地端子と記憶手段と
を接続する第１の接地ラインと、接地端子の近傍におい
て第１の接地ラインから分岐した第２の接地ラインと、
第２の接地ラインとケーシングとを電気的に結合するた
めの結合手段とを備えたものである。

〔作用〕

この発明においては、静電気による放電電流は結合手段
によって抑制されると共にケーシングからこの結合手段
及び第２の接地ラインを介してコネクタの接地端子に流
れ、さらにこの接地端子から外部へ流れる。

〔実施例〕

以下、この発明の実施例を添付図面に基づいて説明する
。

第１図及び第２図はそれぞれこの発明の一実施例に係る
携帯型半導体記憶装置を示す断面図及び平面図である。

この携帯型半導体記憶装置（２１）はデータを記憶する
ための複数の半導体メモリ（２２）を搭載したプリント
基板（２３）を有しており、このプリント基板（２３）
がフレーム（２４）により固定されている。フレーム（
２４）の両面にはそれぞれ金属製のパネル〈２５）及び
（２６）が支持され、フレーム（２４）の一端部には端
末機（図示せず）とこの半導体記憶装置（２１）とを電
気的に接続するための外部接続用コネクタ（２７）が設
けられている。

コネクタ（２７）は接地端子（２７ａ）、複数の入出力
端子＜２７ｂ）及び電源端子（図示せず）等の複数の端
子を有している。ここで、接地端子（２７ａ）は入出力
端子（２７ｂ）等の他の端子よりコネクタ（２７）の挿
入口（２７ｄ）側に長さＤだけ長く形成されている。

また、各入出力端子（２７ｂ）はプリント基板（２３）
の配線（図示せず）を介して対応する半導体メモリ（２
２）に接続されている。第２図に示されるように、コネ
クタ（２７）の接地端子（２７ａ）にはプリント基板（
２３）の第１の接地ライン（２３ａ）が接続され、この
接地ライン（２３ａ）が各半導体メモリ（２２）に接続
されている。さらに、プリント基板（２３）上にはコネ
クタ（２７）の接地端子（２７ａ）の近傍において第１
の接地ライン（２３ａ）から分岐された第２の接地ライ
ン（２３ｂ）が形成されている。

第１図に示すように、コネクタ（２７）とは反対側で半
導体メモリ（２２）等の素子や配線が混みいっていない
空間的に余裕のある部分のフレーム（２４）に貫通孔（
２４ａ）が形成されており、この貫通孔（２４ａ）内に
導体からなるコイルバオべ２８）が収容されている。貫
通孔（２４ａ）はプリント基板（２３）の第２の接地ラ
イン（２３ｂ）上に形成されており、収容されたコイル
バネ（２８）により第２の接地ライン（２３ｂ）とパネ
ル（２６）とが電気的に接続されている。

また、パネル（２５）及び（２６）は第２図に示すよう
にそれぞれ側部に複数の爪部（２５ａ）及び（２６ａ）
を有しており、対応する爪部（２５ａ）及び（２６ａ）
が互いに嵌合されている。これにより、パネル（２５）
及び（２６）は互いに電気的に接続され、常に同電位と
なる。

複数の半導体メモリ（２２）により記憶手段が、パネル
（２５）及び（２６）とフレーム（２４）とにより記憶
手段を収容するケーシングが、コイルバネ（２８）によ
り結合手段がそれぞれ構成されている。

次に、この実施例の動作について説明する。まず、第３
図に示すように、コネクタ（２７）により半導体記憶装
置（２１）を端末機（２９）に挿入し、この状態で第８
図に示した静電気シミュレータ（１０）の電！　（１６
）を半導体記憶装置（２１）のパネル（２５〉あるいは
（２６）に接触させて静電気を印加する。すると、パネ
ル（２６）からコイルバネ（２８）、第２の接地ライン
（２３ｂ）及びコネクタ（２７）の接地端子（２７ａ）
を介して端末機（２９）に放電電流（３０）が流れる。

このとき、プリント基板（２３）の第２の接地ライン（
２３ｂ）はコネクタ（２７）の接地端子（２７ａ）の近
傍において第１の接地ライン（２３ａ）から分岐されて
いるので、放電電流（３０）は半導体メモリ（２２）内
やコネクタ（２７）の入出力端子（２７ｂ）及び電源端
子（２７ｃ）に流れることはなく、第２の接地ライン（
２３ｂ）からコネクタ（２７）の接地端子（２７ａ）へ
と流れることになる。

従って、放電電流（３０）が貫通することにより半導体
メモリ（２２）が劣化したり破壊する恐れは回避される
。

また、上記の静電気の印加によりコネクタ（２７）の接
地端子（２７ａ）の電位は静電気シミュレータ（１ｏ）
の放電コンデンサ（１３）の基準電位に比べて上昇し、
これに伴って各半導体メモリ（２２）の接地ラインの電
位も上昇する。しかし、半導体メモリ（２２）内には通
常接地ラインと電源ラインとの間に多数のデカップリン
グコンデンサ等が実装されているため、半導体メモＩＪ
（２２）の電源ラインや信号ラインの電位は接地ライン
の電位に追従する。すなわち、接地ラインと電源ライン
及び信号ラインとの間に電位差は発生せず、このため半
導体メモ１月２２）内の記憶データの破壊、さらには半
導体メモリ（２２）の劣化・破壊を防止することができ
る。

尚、放電電流（３０）が流れる際にはパネル（２５）及
び（２６）、コイルバネ（２８）、コネクタ（２７）の
接地端子（２７ａ）等の電位が瞬間的に変化するので、
これらに隣接する回路及び信号線との間で沿面放電を起
こさない沿面距離を確保することが望ましい。

一方、放電電流（３０）が流れることにより端末機（２
９）内の電子回路も電位が上昇するが、端末機（２９）
内においてもその電子回路と他の部分との間に放電電流
（３０）による電位上昇に耐える沿面距離を確保すれば
、電子回路の劣化　破壊が防止される。

また、第１図に示したように、コネクタ（２７）の接地
端子（２７ａ）は他の端子よりコネクタ（２７）の挿入
口（２７ｄ）側に長く形成されているので、半導体記憶
装置（２１）を端末機（２９）に挿入する際には、他の
端子に先駆けて接地端子（２７ａ）が端末Ｉ！（２９）
と接続される。このため、半導体記憶装置（２２）の静
電気対策はより効果的なものとなる。

尚、上述した放電電流（３０）の流れる方向は一例を示
したものであり、静電気シミュレータ（１０）の電源（
１１）の極性によっては逆方向、すなわち端末機＜２９
）からコネクタ（２７）の接地端子（２７ａ）、第２の
接地ライン（２３ｂ）及びコイルバネ（２８）を介して
パネル（２６）へと流れる。

上記の実施例では結合手段としてコイルバネ（２８）を
用いたが、これに限るものてはなく、第４Ａ図に示すよ
うなリング状バ才べ３８）あるいは第４Ｂ図に示すよう
な板バネ（４８）を用いることもてきる。

また、結合手段として第４Ｃ図に示すような結合コンデ
ンサ（５８）を用いてもよい。この場合、放電電流（３
０）の直流分は結合コンデンサ（５８）で遮断されるの
で、コネクタ（２７）の接地端子（２７ａ）を通過する
放電電流（３０）の電流値は抑制されることとなる。ま
た、パオ・ル（２５）及び（２６）に直流的ノイズが重
畳しても結合コンデンサ（５８）によって遮断され、内
蔵の半導体メモリ（２２）に影響は及ばない。

さらに、第８図の静電気シミュレータ（１０）による試
験が行われる際には、結合コンデンサ（５８）が静電気
シミュレータ（１０）内の放電コンデンサ（１３）と直
列に接続されるので、これらの合成容量により放電時定
数を小さくすることが可能となり、等価的に放電エネル
ギーを抑制することもできる。

結合手段として第４Ｄ図に示すような結合抵抗（６８）
を用いてもよい。この場合、放電電流（３０）のピーク
値は結合抵抗（６８）の抵抗値によって小さく抑制され
る。さらに、結合抵抗（６８）の接続により放電時定数
を長くすることができ、放電電流（３ｏ）によるコネク
タ（２７）の接地端子（２７ａ）の電位上昇に対して端
末１ｌｌ（２９）内の電子回路に用いられている各半導
体素子の入出力端子の電位上昇を助長することができる
。すなわち、これらの半導体素子において入出力端子と
接地端子との間の電位差発生を回避でき、半導体素子の
破壊が防止される。

さらに、結合手段として第４Ｅ図に示すような過電圧保
護素子（７８）を用いてもよい。この過電圧保護素子（
７８）は、その端子間電圧が動作電圧（ブレークダウン
電圧）に達するまでは極めて大きなインピーダンスを有
して放電電流（３０）を直流的及び交流的に遮断し、動
作電圧を越えるとインピーダンスは小さくなって放電電
流（３０）をすみやかに接地端子（２７ａ）へと流す。

具体的には過電圧保護素子（７８）として双方向ツェナ
ーダイオード、サージアブソーバ、スパークギャップ等
を用いることができる。

また、第４Ｆ図のように結合コンデンサ（５８）と結合
抵抗（６８）とを直列接続したものを結合手段に用いて
もよい。この場合には、放ｉｔ流（３０）を直流的に遮
断すると共に電流値を抑制することができる。さらに、
第４Ｇ図のように結合抵抗（６８）と過電圧保護素子（
７８）とを直列接続したものを結合手段に用いてもよい
。この場合には、過電圧保護素子（７８）が動作状態と
なり低インピーダンスとなっても結合抵抗（６８）によ
り放電電流（３０）の値を小さく抑制することができる
。

尚、結合コンデンサ（５８）及び結合抵抗（６８）の耐
電圧あるいは過電圧保護素子（７８）の動作電圧をｖ５
とし、第１図のパネル（２５）及び（２６）と半導体メ
モリ（２２）との間の絶縁破壊電圧をｖＡとしたときに
、Ｖ、＞ＶＡの関係を満たすような各素子を用いること
が望ましい。

また、第１図の実施例ではコイルバネ（２８）をプリン
ト基板（２３）とパネル（２６）との間で且つこれらを
連結するように実装したが、結合コンデンサ（５８）、
結合抵抗（６８）あるいは過電圧保護素子（７８）を用
いる場合には、これらの素子をプリント基板（２３）上
に実装し、その一端子をプリント基板（２３）の第２の
接地ライン（２３ｂ）に、他端子をパネル（２５）ある
いは（２６）にそれぞれ電気的に接続してもよい。

また、多層構造のプリント基板を用い、その内の一層の
全であるいは一部を第２の接地ラインとして使用するこ
ともできる。

さらに、記憶手段としては半導体メモリ（２２）に限ら
ず、他の記憶媒体を用いてもよい。

〔発明の効果〕

以上説明したように、この発明に係る携帯型半導体記憶
装置は、データを記憶するための記憶手段と、記憶手段
を収容するケーシングと、ゲージングに設けられ且つ接
地端子及び記憶手段にデータを入出力するための入出力
端子を含む複数の端子を有する外部接続用コネクタと、
接地端子と記憶手段とを接続する第１の接地ラインと、
接地端子の近傍において第１の接地ラインから分岐した
第２の接地ラインと、第２の接地ラインとケーシングと
を電気的に結合するための結合手段とを備えているので
、パネルに静電気放電が生じても記憶データの破壊及び
記憶手段の劣化・破壊を防止することができる。

【図面の簡単な説明】

第１図及び第２図はそれぞれこの発明の一実施例に係る
携帯型半導体記憶装置を示す断面図及び平面図、第３図
は実施例の携帯型半導体記憶装置における放を電流の流
れ方を模式的に示す図、第４Ａ図ないし第４Ｇ図はそれ
ぞれ他の実施例における結合手段を示す図、第５図及び
第６図はそれぞれ従来の携帯型半導体記憶装置を示す断
面図及び平面図、第７図は第６図のＩ−１線断面図、第
８図は携帯型半導体記憶装置の静電気印加試験を行う際
のシステム図、第９図は従来の携帯型半導体記憶装置に
おける放電電流の流れ方を模式的に示す図、第１０図は
半導体メモリ内の放電電流の流れ方を示す図である。図において、（２２）は半導体メモリ、（２３ａ）は第
１の接地ライン、（２３ｂ）は第２の接地ライン、（２
４）はフレーム、（２５）及び（２６）はパネル、（２
７）はコネクタ、（２７ａ）は接地端子、（２７ｂ）は
入出力端子、（２７ｄ）は挿入口、（２８）はコイルバ
ネ、（３８）はリング状バネ、（４８）は板バネ、（５
８）は結合コンデンサ、（６８）は結合抵抗、（７８）
は過電圧保護素子である。なお、各図中同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】

（１）データを記憶するための記憶手段と、前記記憶手
段を収容するケーシングと、前記ケーシングに設けられ且つ接地端子及び前記記憶手
段にデータを入出力するための入出力端子を含む複数の
端子を有する外部接続用コネクタと、前記接地端子と前記記憶手段とを接続する第１の接地ラ
インと、前記接地端子の近傍において前記第１の接地ラインから
分岐した第２の接地ラインと、前記第２の接地ラインと前記ケーシングとを電気的に結
合するための結合手段とを備えたことを特徴とする携帯型半導体記憶装置。
（２）前記コネクタの接地端子は、他の端子より前記コ
ネクタの挿入口側に長く形成されている請求項１記載の
装置。