JPH04103147A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04103147A JPH04103147A JP22153290A JP22153290A JPH04103147A JP H04103147 A JPH04103147 A JP H04103147A JP 22153290 A JP22153290 A JP 22153290A JP 22153290 A JP22153290 A JP 22153290A JP H04103147 A JPH04103147 A JP H04103147A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- gnd
- power supply
- vdd
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 230000010354 integration Effects 0.000 abstract description 2
- 238000000034 method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に電源系配線がチッ
プ内のブロックを矩形状にとり囲んで形成された半導体
集積回路に関する。
プ内のブロックを矩形状にとり囲んで形成された半導体
集積回路に関する。
従来の半導体集積回路の電源系配線の布設は、人手設計
によるいわばゲースバイゲースで最適の布設状態をとる
ものを除き、例えばゲートアレイのようにチップ内部全
域に亘って予め人手にて布設固定された“作り付は配線
°′や、或いはスタンダードセルのポリセル列上で、ポ
リセルの個々の構成ブロック内に布設された電源配線が
ポリセル列構成時に自ずとつながる°゛１次元状配線”
などの構成がとられ、これらの領域中の一部に例えばメ
モリなどの大きなマクロブロックを配置する時にはその
マクロブロックの持つ電源系配線と前記“作り付は配線
゛や“１次元状配線”とを人手で互いに接続するか、或
いは第３図に示すようにマクロブロックの外周をとり囲
むようにＧＮＤ配線と電源配線とを予めマクロブロック
に布設しておき、それらに前記“作り付は配線”や“１
次元状配線”をぶつけてその部分で接続する自動接続方
法が採られている。
によるいわばゲースバイゲースで最適の布設状態をとる
ものを除き、例えばゲートアレイのようにチップ内部全
域に亘って予め人手にて布設固定された“作り付は配線
°′や、或いはスタンダードセルのポリセル列上で、ポ
リセルの個々の構成ブロック内に布設された電源配線が
ポリセル列構成時に自ずとつながる°゛１次元状配線”
などの構成がとられ、これらの領域中の一部に例えばメ
モリなどの大きなマクロブロックを配置する時にはその
マクロブロックの持つ電源系配線と前記“作り付は配線
゛や“１次元状配線”とを人手で互いに接続するか、或
いは第３図に示すようにマクロブロックの外周をとり囲
むようにＧＮＤ配線と電源配線とを予めマクロブロック
に布設しておき、それらに前記“作り付は配線”や“１
次元状配線”をぶつけてその部分で接続する自動接続方
法が採られている。
ここで、マクロブロックの外周をとり囲むＧＮＤ配線と
電源配線の相対位置は第４図（ａ）に示すように、従来
、マクロブロックの矩形状の中心に対して線対称になる
ように布設されており、例えば矩形状のあらゆる辺で外
側がＧＮＤ配線、内側が電源配線といった構造、或いは
縦方向は外側が横方向は内側がＧＮＤ配線といった構造
を有していた。
電源配線の相対位置は第４図（ａ）に示すように、従来
、マクロブロックの矩形状の中心に対して線対称になる
ように布設されており、例えば矩形状のあらゆる辺で外
側がＧＮＤ配線、内側が電源配線といった構造、或いは
縦方向は外側が横方向は内側がＧＮＤ配線といった構造
を有していた。
しかしながら、従来の半導体集積回路では、ＬＳＩ中に
配列するマクロブロックの種類９個数が増えてくると、
これらマクロブロックが相互に隣接し合う機会が増え、
その隣接部分では、面積効率化のなめ電源系配線を互い
に共用させようとしても、ＧＮＤ配線又は電源配線のい
ずれか一方しか共用させられず、第４図（ｂ）に示すよ
うに隣接部では例えばＧＮＤ配線、電源配線（共用配！
り、ＧＮＤ配線といっな具合に３本の配線が平行布設さ
れ、電源配線を挟んでＧＮＤ配線が２本設定されること
になる。
配列するマクロブロックの種類９個数が増えてくると、
これらマクロブロックが相互に隣接し合う機会が増え、
その隣接部分では、面積効率化のなめ電源系配線を互い
に共用させようとしても、ＧＮＤ配線又は電源配線のい
ずれか一方しか共用させられず、第４図（ｂ）に示すよ
うに隣接部では例えばＧＮＤ配線、電源配線（共用配！
り、ＧＮＤ配線といっな具合に３本の配線が平行布設さ
れ、電源配線を挟んでＧＮＤ配線が２本設定されること
になる。
この結果、特にマクロブロックが隣接し合う機会が多い
チップでは、チップサイズの不要な増大を招き、コスト
が増大してしまうという欠点があった。
チップでは、チップサイズの不要な増大を招き、コスト
が増大してしまうという欠点があった。
本発明のマクロブロックをとり囲む電源系配線は、矩形
状の各辺でＧＮＤ配線と電源配線とが互いに略平行に布
設され、横方向に第１の配線層を使用し、縦方向には第
２の配線層を使用して対を構成し、かつ前記略平行する
ＧＮＤ配線と電源配線とは縦方向に於ては右側（左側）
がいつもＧＮＤ配線であり、横方向に於ては上側く下側
）がいつもＧＮＤ配線であってかかる一対の電源系配線
の矩形状が互いに隣接する位置では互いのＧ Ｎ Ｄ配
線及び電源配線を共用する配線を有している。
状の各辺でＧＮＤ配線と電源配線とが互いに略平行に布
設され、横方向に第１の配線層を使用し、縦方向には第
２の配線層を使用して対を構成し、かつ前記略平行する
ＧＮＤ配線と電源配線とは縦方向に於ては右側（左側）
がいつもＧＮＤ配線であり、横方向に於ては上側く下側
）がいつもＧＮＤ配線であってかかる一対の電源系配線
の矩形状が互いに隣接する位置では互いのＧ Ｎ Ｄ配
線及び電源配線を共用する配線を有している。
次に、本発明について図面を参照して説明する。
第１図（ａ）、（ｂ）は本発明の第１の実施例を説明す
るための半導体チップのレイアウト図である。
るための半導体チップのレイアウト図である。
第１図（ａ）に示すように、横方向には第１層配線が用
いられ、平行するＧＮＤ配線とＶＤＤ配線の相対関係は
上がＧＮＤ配線、下がＶＤＤ配線である。縦方向には第
２層配線が用いられ、左が■ＤＤ配線、右がＧＮＤ配線
である。
いられ、平行するＧＮＤ配線とＶＤＤ配線の相対関係は
上がＧＮＤ配線、下がＶＤＤ配線である。縦方向には第
２層配線が用いられ、左が■ＤＤ配線、右がＧＮＤ配線
である。
かかるマクロブロックＡ、Ｂ、Ｃが互いに隣接し合う場
合、第１図（ｂ）に示すように隣接部では互いのＧＮＤ
配線及びＶＤＤ配線を共用させることができ、隣接部で
もＧＮＤ配線とＶＤＤ配線の夫々１本ずつ合計２本の配
線で済み、第４図（ｂ）の６に示すように３本が平行し
て並ぶことはない 第２図及び第３図は本発明の第２の実施例を説明するた
めの半導体チップのレイアウト図である。
合、第１図（ｂ）に示すように隣接部では互いのＧＮＤ
配線及びＶＤＤ配線を共用させることができ、隣接部で
もＧＮＤ配線とＶＤＤ配線の夫々１本ずつ合計２本の配
線で済み、第４図（ｂ）の６に示すように３本が平行し
て並ぶことはない 第２図及び第３図は本発明の第２の実施例を説明するた
めの半導体チップのレイアウト図である。
第２図に示すように、トータルチップ１２の内部領域（
トータルチップ１２から入・出力バッファ部１１を除い
た内部の領域）全域を囲む電源系配線と、マクロブロッ
クＤ、Ｅの外周電源系配線のオーバーラツプする部分を
共用させたものである。尚同図に於てランダムロジック
部１０の内部及びそれとマクロブロックＤ、Ｅとの電源
系接続は例えば第３図に示す従来のやり方が適用される
。この場合、特に第３ダでは省略されているが、ランダ
ムロジック部には第３図横方向にポリセル列状にプリミ
ティブな諸機能を持つブロックが配列され、そのブロッ
ク内に作りつけの電源系配線があり、ブロックの配列と
共にそれらが互いに接続され、特に第３図に示す縦方向
の配線と、上位作りつけの配線との交叉するところで互
いの電源系配線が接続される。
トータルチップ１２から入・出力バッファ部１１を除い
た内部の領域）全域を囲む電源系配線と、マクロブロッ
クＤ、Ｅの外周電源系配線のオーバーラツプする部分を
共用させたものである。尚同図に於てランダムロジック
部１０の内部及びそれとマクロブロックＤ、Ｅとの電源
系接続は例えば第３図に示す従来のやり方が適用される
。この場合、特に第３ダでは省略されているが、ランダ
ムロジック部には第３図横方向にポリセル列状にプリミ
ティブな諸機能を持つブロックが配列され、そのブロッ
ク内に作りつけの電源系配線があり、ブロックの配列と
共にそれらが互いに接続され、特に第３図に示す縦方向
の配線と、上位作りつけの配線との交叉するところで互
いの電源系配線が接続される。
以上述べたように本発明は、マクロブロックの外周の電
源系配線の相対位置に今までにないルールを与えること
によりそれらマクロブロックが互いに隣接し合う時に互
いの外周電源配線を上・下・左・右のあらゆる場所で共
用させることができ、この結果トータルチップレイアウ
ト面積の使用効率及び集積度をあけることができて、チ
ップコストを低減できるという効果を持つ。
源系配線の相対位置に今までにないルールを与えること
によりそれらマクロブロックが互いに隣接し合う時に互
いの外周電源配線を上・下・左・右のあらゆる場所で共
用させることができ、この結果トータルチップレイアウ
ト面積の使用効率及び集積度をあけることができて、チ
ップコストを低減できるという効果を持つ。
ロジック部、Ａ、 Ｂ
ロブロック。
Claims (1)
- チップ内部領域に設けたブロックをとり囲むように電
源系配線を設けた半導体集積回路において、前記電源系
配線はＧＮＤ配線と電源配線との矩形状の各辺で互いに
略平行に布設されて横方向に第１の配線層を使用しそれ
と略直交する縦方向には第２の配線層を使用して対を構
成し、かつ前記略平行するＧＮＤ配線と電源配線とは縦
方向に於ては右側（左側）がいつもＧＮＤ配線であり、
横方向に於ては上側（下側）がいつもＧＮＤ配線であっ
てかかる一対の電源系配線の矩形状が互いに隣接する位
置では互いのＧＮＤ配線及び電源配線を共用する配線を
有することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22153290A JPH04103147A (ja) | 1990-08-23 | 1990-08-23 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22153290A JPH04103147A (ja) | 1990-08-23 | 1990-08-23 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04103147A true JPH04103147A (ja) | 1992-04-06 |
Family
ID=16768195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22153290A Pending JPH04103147A (ja) | 1990-08-23 | 1990-08-23 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04103147A (ja) |
-
1990
- 1990-08-23 JP JP22153290A patent/JPH04103147A/ja active Pending
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