JPH0282552A - 半導体集積回路 - Google Patents

半導体集積回路

Info

Publication number
JPH0282552A
JPH0282552A JP63234161A JP23416188A JPH0282552A JP H0282552 A JPH0282552 A JP H0282552A JP 63234161 A JP63234161 A JP 63234161A JP 23416188 A JP23416188 A JP 23416188A JP H0282552 A JPH0282552 A JP H0282552A
Authority
JP
Japan
Prior art keywords
power source
power supply
line
lines
power
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP63234161A
Other languages
English (en)
Other versions
JP2668981B2 (ja
Inventor
Takeshi Yamamura
毅 山村
Seiji Endou
円藤　誠二
Kazuyuki Kawachi
河内　一往
Hiroki Korenaga
是永　浩喜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP63234161A priority Critical patent/JP2668981B2/ja
Priority to US07/409,553 priority patent/US5008728A/en
Priority to EP89309390A priority patent/EP0360507B1/en
Priority to DE68917398T priority patent/DE68917398T2/de
Priority to KR1019890013475A priority patent/KR920010982B1/ko
Publication of JPH0282552A publication Critical patent/JPH0282552A/ja
Application granted granted Critical
Publication of JP2668981B2 publication Critical patent/JP2668981B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/90—Masterslice integrated circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/427—Power or ground buses

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 スタンダードセル方式での設計に適した半導体集積回路
に関し、 電源線の配置設計の自動化を容易にすることを目的とし
、 複数の機能ブロックと、各機能ブロックの周囲を囲む様
にそれぞれ配置された複数の第１の電源線と、該機能ブ
ロックが隣接する部分で該第１の電源線同士を接続する
第２の電源線とで構成する。
〔産業上の利用分野〕
本発明はスタンダードセル方式により設計されるＬＳＩ
に関し、特に物理的に不規則な形状を持つ複数の機能ブ
ロッックより構成されるＬＳＩにおける電源及びグラン
ド供給構造に関する。
近年のプロセス技術の微細化によるＬＳＩの高集積化及
び高速化によりＬＳＩの消費電力は増大する傾向にある
。また特に配線の微細化はエレクトロマイグレーション
耐性の劣化をまねきＬＳＩの寿命を縮める傾向にある。
以上の状況から、ＬＳＩの消費電力に十分みあう電源供
給を行なうことが信頬性の高いＬＳＩを作成するために
必要となる。また高集積化にともない、設計期間短縮の
ためにＣＡＤを用いた電源配線の自動配線が必要となる
。
〔従来の技術〕
第４図は、スタンダードセル方式による従来の電源供給
構造を説明するための図であり、半導体チップ上に於け
る各ブロックと電源線の平面配置を示している。図中、
１．２．３．４，５．６は主電源線、？、８，９．１０
．１１．１２．１３．１４．１５．１６は補助電源線、
１７゜１Ｂ、１９．２０は機能ブロック、２１は入／出
力回路（ｒｌｏ）ブロック２２はユニットセル列を示す
。
従来のスタンダードセル方式においては、Ｉ１０ブロッ
ク２１内の電源端子より主電源線１〜６により各機能ブ
ロック１７〜２０周辺まで電源を配線する。
そして、機能ブロックに近接した主電源線から複数の補
助電源線７〜１４を延在させて各機能ブロック１７〜２
０まで電源を配線する。各機能ブロック１７〜２０内に
おいては、補助電源線１５．１６により各ユニットセル
列まで電源が配線される。各ユニットセル列においては
各ユニット列セル内の補助電源線によりユニットセル列
に電源が供給される。
〔発明が解決しようとする課題〕
前述の従来のスタンダードセル方式における電源供給構
造には次の様な問題点がある。
■　主電源線の１〜６の配線方法に規則性がなく　ＣＡ
Ｄによる配線設計の自動化が困難。
■　主電源線１〜６とＩ１０ブロック２１の電源端子と
の接続方法に規則性がなく配線設計の自動化が困難。
■　各機能ブロック１７〜２０に充分な電源電圧。
電流を供給するためには主電源線１〜６の本数を多くす
るか主電源線１〜６の幅を太くしなければならないが、
いずれにしても配線設計の自動化が困難。
■　各機能ブロック１７〜２０に充分な電源が供給され
たとしても、ユニットセル列２２内の補助電源線の幅が
充分でなければ、特にセル列の中心部にあるセルには充
分な電源が供給されない。
ゲートアレ一方式においては、その規則的なバルク構造
により、電源配線の自動化が比較的容易に実現されてき
たが、逆に自由度がなくなり、特に高速のＬＳＩにおい
ては充分な電源供給が行えない場合もある。
〔課題を解決するための手段〕
前記の課題は、本発明の原理図である第１図に示す如く
複数の機能ブロック（１７，１８，１９，２０）と、各
機能ブロックの周囲を囲む様にそれぞれ配置された複数
の第１の電源線（２３，２４，２５，２６）と、該機能
ブロックが隣接する部分で該第１の電源線（２３，２４
，２５，２６）同士を接続する第２の電源線（２７）と
を具備することを特徴とする半導体集積回路により解決
される。
〔作用〕
即ち、本発明においては各機能ブロック（１７，１８、
１９，２０）の周囲にはそれぞれそれらを取囲む第１の
電源線（２３，２４、２５，２６）を配設し、これを介
して機能ブロック内での電源供給及び、機能ブロックへ
の電源供給することで、電源線の配置に規則性をもたせ
、自動設計を容易にすることが可能となる。
〔実施例〕
以下、第２，３図を参照して本発明の一実施例を説明す
る。第２図は本発明の一実施例を示す図、第３図は本発
明の他の実施例を示す図であり、それぞれ電源線の平面
的配置を示している。尚、第３図では機能ブロック１９
のみのその内部を詳細に示しているが他の機能ブロック
も同様構成である。
図中、２３．２４，２５．２６は主電源線、２７は副電
源線、２８．３２．３３は補助電源線、２９は電源幹線
、３０は電源パッド、３１は電源線であり、第４図と同
一番号は同一部位を示す。
第２図に示す一実施例においては、ＲＡＭ、　ＡＬＵ等
を構成する各機能ブロック１７〜２０は、それぞれその
周囲を主電源線２３〜２６で囲まれている。Ｉ１０ブロ
ック２１と各機能ブロシク１７〜２０を囲む主電源線２
３〜２６との隣接部分においては、Ｉ１０ブロック内の
電源パッド３０と主電源線２３〜２６とが副電源線２７
により接続されている。各機能ブロック２３〜２６を囲
む主電源線２３〜２６が互いに隣接する部分においては
、主電源線２３〜２６間が副電源線２７により接続され
ている。各機能ブロック１７〜２０内においてはユニッ
トセル列２２と直交する補助電源線２８及びセル列と平
行する補助電源線３２．３３を配設し、その機能ブロッ
ク１９を囲む主電源線と接続する。ユニットセル列２２
と平行及び直交する補助電源線２８゜２３が交差する部
分あるいはその近傍においてスルーホールによりそれら
の配線を相互接続する。又、ユニットセル列２２と直交
する補助電源線２８が各ユニットセル内の補助電源線３
２と交差する部分あるいはその近傍においてスルーホー
ルによりそれらの配線は接続されている。更にユニット
セル列２２の列端の電源端子は主電源２６とを補助電源
線３３により接続する。尚、第２図において縦方向の電
源線と横方向の電源線は多層配線構造のＬＳＩにおいて
は異なる層の配線層を使用する。本実施例に於いて電源
線の幅は、補助電源線２８，３２．３３＜副電源線２７
〈主電源線２３〜２６の関係にするのが好しく、例えば
幅の比を８：４：１とする。この比は、各部分に供給す
る電流値によって設定する。尚、第２図では一方の系統
の電源線のみを示しているが接地側の電源線も同様の構
成とすることが望ましい。
第３図は本発明の他の実施例を示す図であり、第２図と
異なる点は、主電源線２３〜２６をとり囲む電源線３１
を更に設けた点にある。この電源線３１を採用すること
で半導体チップ内の電圧分布を更に均一化することがで
きる。尚、第３図では電源線３１が全ての機能ブロック
をとり囲んでいるが、例えば機能ブロック１９．２０の
主電源線２５．２６をとり囲む電源線と、機能ブロック
１７．１８の主電源線２３゜２４をとり囲む電源を別に
設けてもよい。
〔発明の効果〕
以上説明したように、本発明によれば、スタンダードセ
ル方式においてもゲートアレ一方式と同様に、電源供給
方法が規則性を持ち、配線設計の自動化が容易となる。
また充分な電源を供給するためにはＩ１０ブロックと主
電源間の副電源線の本数、主電源と主電源間の副電源線
の本数、ユニットセル列と直交及び平行する補助電源線
の本数を、ＬＳＩの消費電力及び各電源線の許容電流値
により決定すればよい。またそれらの設定を自動化する
ことも容易である。
【図面の簡単な説明】
第１図は本説明の原理図、第２図は本発明の一実施例を
示す図、第３図は本発明の他の実施例を示す図、第４図
は従来の電源供給構造を説明するための図である。 １７〜２０・・・機能ブロック、 ２１・・・・・１１０ブロツク、 ２２・・・・・ユニットセル列 ２３〜２６・・・主電源線、 ２７・・・・・副電源線、 ２８．３２．３３・・補助電源線、 ２９・・・・・幹状電源線、 ３０・・・・・電源パッド。

Claims (4)

    【特許請求の範囲】
  1. （１）複数の機能ブロック（１７、１８、１９、２０）
    と、各機能ブロックの周囲を囲む様にそれぞれ配置され
    た複数の第１の電源線（２３、２４、２５、２６）と、
    該機能ブロックが隣接する部分で該第１の電源線（２３
    、２４、２５、２６）同士を接続する第２の電源線（２
    ７）とを具備することを特徴とする半導体集積回路。
  2. （２）前記機能ブロックは、複数のユニットセルからな
    るユニットセル列（２２）と、該ユニットセル列と直交
    する第３の電源線（２８）を含み、該第３の電源（２８
    ）は前記第１の電源線（２３、２４、２５、２６）に接
    続されたことを特徴とする請求項（１）記載の半導体集
    積回路。
  3. （３）前記機能ブロックは、前記ユニットセル列と行に
    配置された第４の電源線（２８）を含み、該第４の電源
    線は前記第１の電源線（２３、２４、２５、２６）にに
    接続されていることを特徴とする請求項（２）記載の半
    導体集積回路。
  4. （４）前記複数の機能ブロック（１７、１８、１９、２
    ０）をとり囲む様に配置された第５の電源線（３１）を
    具備し、該第５の電源線（３１）と前記第１の電源線（
    ２３、２４、２５、２６）とが接続されていることを特
    徴とする請求項（１）記載の半導体集積回路。
JP63234161A 1988-09-19 1988-09-19 半導体集積回路 Expired - Fee Related JP2668981B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP63234161A JP2668981B2 (ja) 1988-09-19 1988-09-19 半導体集積回路
US07/409,553 US5008728A (en) 1988-09-19 1989-09-14 Semiconductor integrated circuit device having an improved arrangement of power source lines
EP89309390A EP0360507B1 (en) 1988-09-19 1989-09-15 Semiconductor integrated circuit device having an improved arrangement of power source lines
DE68917398T DE68917398T2 (de) 1988-09-19 1989-09-15 Integrierte Schaltungshalbleiteranordnung mit verbesserter Einrichtung für Speiseleitungen.
KR1019890013475A KR920010982B1 (ko) 1988-09-19 1989-09-19 전원선들의 향상된 배열을 갖는 반도체 집적회로 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63234161A JP2668981B2 (ja) 1988-09-19 1988-09-19 半導体集積回路

Publications (2)

Publication Number Publication Date
JPH0282552A true JPH0282552A (ja) 1990-03-23
JP2668981B2 JP2668981B2 (ja) 1997-10-27

Family

ID=16966615

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63234161A Expired - Fee Related JP2668981B2 (ja) 1988-09-19 1988-09-19 半導体集積回路

Country Status (5)

Country Link
US (1) US5008728A (ja)
EP (1) EP0360507B1 (ja)
JP (1) JP2668981B2 (ja)
KR (1) KR920010982B1 (ja)
DE (1) DE68917398T2 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5315182A (en) * 1991-07-30 1994-05-24 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit having annular power supply with plural lines
JPH0864768A (ja) * 1994-08-18 1996-03-08 Nec Corp 半導体集積回路装置
JP2002350809A (ja) * 2001-05-30 2002-12-04 Matsushita Electric Ind Co Ltd 液晶表示装置
JP2004134599A (ja) * 2002-10-11 2004-04-30 Renesas Technology Corp 半導体装置、およびそのレイアウト方法
US7093222B2 (en) 2002-09-24 2006-08-15 Matsushita Electric Industrial Co., Ltd. Power supply wiring method for semiconductor integrated circuit and semiconductor integrated circuit
KR100615579B1 (ko) * 2004-09-20 2006-08-25 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 파워 라인 배치 방법
JP2010086030A (ja) * 2008-09-29 2010-04-15 Hitachi Ltd 情報処理装置

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5349219A (en) * 1989-06-15 1994-09-20 Fujitsu Limited Wafer-scale semiconductor integrated circuit device and method of forming interconnection lines arranged between chips of wafer-scale semiconductor integrated circuit device
JP2936542B2 (ja) * 1990-01-30 1999-08-23 株式会社日立製作所 電源幹線のレイアウト方法
JP3293135B2 (ja) * 1990-04-24 2002-06-17 セイコーエプソン株式会社 回路セル・アレイを備えた半導体装置
US6759732B1 (en) 1990-04-24 2004-07-06 Seiko Epson Corporation Semiconductor device with circuit cell array and arrangement on a semiconductor chip
US5300790A (en) * 1990-06-15 1994-04-05 Seiko Epson Corporation Semiconductor device
US5321280A (en) * 1990-09-13 1994-06-14 Nec Corporation Composite semiconductor integrated circuit device
US5283753A (en) * 1991-07-25 1994-02-01 Motorola, Inc. Firm function block for a programmable block architected heterogeneous integrated circuit
US5155390A (en) * 1991-07-25 1992-10-13 Motorola, Inc. Programmable block architected heterogeneous integrated circuit
JP3052519B2 (ja) * 1992-01-14 2000-06-12 日本電気株式会社 集積回路の電源配線設計方法
US5313079A (en) * 1992-06-22 1994-05-17 Vlsi Technology, Inc. Gate array bases with flexible routing
US5508938A (en) * 1992-08-13 1996-04-16 Fujitsu Limited Special interconnect layer employing offset trace layout for advanced multi-chip module packages
JP2732762B2 (ja) * 1992-09-21 1998-03-30 株式会社東芝 半導体記憶装置
US5663677A (en) * 1995-03-30 1997-09-02 Lucent Technologies Inc. Integrated circuit multi-level interconnection technique
JP3432963B2 (ja) * 1995-06-15 2003-08-04 沖電気工業株式会社 半導体集積回路
JPH10189749A (ja) * 1996-12-27 1998-07-21 Toshiba Corp 半導体集積回路装置、半導体集積回路装置の多電源供給方法、半導体集積回路装置の多電源供給プログラムを記録した機械読み取り可能な記録媒体
US6683336B1 (en) 1996-12-27 2004-01-27 Kabushiki Kaisha Toshiba Semiconductor integrated circuit, supply method for supplying multiple supply voltages in semiconductor integrated circuit, and record medium for storing program of supply method for supplying multiple supply voltages in semiconductor integrated circuit
KR100390464B1 (ko) * 2000-09-27 2003-07-04 한국과학기술연구원 초미립 유전체 세라믹 조성물
KR100406646B1 (ko) * 2000-10-07 2003-11-21 한국과학기술연구원 고분자 매트릭스를 이용한 완화형 강유전체 세라믹스 후막 제조방법
JP3786608B2 (ja) * 2002-01-28 2006-06-14 株式会社ルネサステクノロジ 半導体集積回路装置
JP3964295B2 (ja) * 2002-09-18 2007-08-22 松下電器産業株式会社 集積回路設計における電源経路構造
US6744081B2 (en) * 2002-10-30 2004-06-01 Lsi Logic Corporation Interleaved termination ring

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57121250A (en) * 1981-01-20 1982-07-28 Toshiba Corp Semiconductor integrated circuit
JPS62169444A (ja) * 1986-01-22 1987-07-25 Nec Corp 集積回路装置
JPS62226641A (ja) * 1986-03-28 1987-10-05 Toshiba Corp 半導体論理集積回路装置のレイアウト方法
JPS6459831A (en) * 1987-08-31 1989-03-07 Toshiba Corp Semiconductor integrated circuit

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS577140A (en) * 1980-06-16 1982-01-14 Pioneer Electronic Corp Circuit device having plurality of circuit blocks
JPS58142559A (ja) * 1982-02-19 1983-08-24 Hitachi Ltd 半導体集積回路装置
US4568961A (en) * 1983-03-11 1986-02-04 Rca Corporation Variable geometry automated universal array
JPS59207641A (ja) * 1983-05-11 1984-11-24 Hitachi Ltd 集積回路
JPS60101951A (ja) * 1983-11-08 1985-06-06 Sanyo Electric Co Ltd ゲ−トアレイ
DE3585756D1 (de) * 1984-07-02 1992-05-07 Fujitsu Ltd Halbleiterschaltungsanordnung in hauptscheibentechnik.
JPS61194739A (ja) * 1985-02-22 1986-08-29 Toshiba Corp マスタ−スライス型半導体装置
JPS6395653A (ja) * 1986-10-13 1988-04-26 Nippon Telegr & Teleph Corp <Ntt> 半導体集積回路電源供給方式
JPS63152163A (ja) * 1986-12-17 1988-06-24 Hitachi Ltd 半導体集積回路装置
JP2606845B2 (ja) * 1987-06-19 1997-05-07 富士通株式会社 半導体集積回路
JPS644055A (en) * 1987-06-25 1989-01-09 Nec Corp Construction of semiconductor integrated circuit

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57121250A (en) * 1981-01-20 1982-07-28 Toshiba Corp Semiconductor integrated circuit
JPS62169444A (ja) * 1986-01-22 1987-07-25 Nec Corp 集積回路装置
JPS62226641A (ja) * 1986-03-28 1987-10-05 Toshiba Corp 半導体論理集積回路装置のレイアウト方法
JPS6459831A (en) * 1987-08-31 1989-03-07 Toshiba Corp Semiconductor integrated circuit

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5315182A (en) * 1991-07-30 1994-05-24 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit having annular power supply with plural lines
JPH0864768A (ja) * 1994-08-18 1996-03-08 Nec Corp 半導体集積回路装置
JP2002350809A (ja) * 2001-05-30 2002-12-04 Matsushita Electric Ind Co Ltd 液晶表示装置
US7093222B2 (en) 2002-09-24 2006-08-15 Matsushita Electric Industrial Co., Ltd. Power supply wiring method for semiconductor integrated circuit and semiconductor integrated circuit
JP2004134599A (ja) * 2002-10-11 2004-04-30 Renesas Technology Corp 半導体装置、およびそのレイアウト方法
KR100615579B1 (ko) * 2004-09-20 2006-08-25 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 파워 라인 배치 방법
JP2010086030A (ja) * 2008-09-29 2010-04-15 Hitachi Ltd 情報処理装置
US8239695B2 (en) 2008-09-29 2012-08-07 Hitachi, Ltd. Information processing device

Also Published As

Publication number Publication date
KR920010982B1 (ko) 1992-12-26
KR900005443A (ko) 1990-04-14
DE68917398T2 (de) 1994-12-01
EP0360507A2 (en) 1990-03-28
EP0360507B1 (en) 1994-08-10
US5008728A (en) 1991-04-16
DE68917398D1 (de) 1994-09-15
JP2668981B2 (ja) 1997-10-27
EP0360507A3 (en) 1991-05-08

Similar Documents

Publication Publication Date Title
JPH0282552A (ja) 半導体集積回路
USRE39469E1 (en) Semiconductor integrated circuit with mixed gate array and standard cell
US4811073A (en) Gate array arrangement
US4499484A (en) Integrated circuit manufactured by master slice method
JPH073840B2 (ja) 半導体集積回路
JPH0480538B2 (ja)
JPH03101152A (ja) 半導体メモリ
JP3644138B2 (ja) 半導体集積回路及びその配置配線方法
JPS61226943A (ja) 自動配置配線用標準セル
JPS6070742A (ja) マスタ・スライス型半導体装置
JP2730220B2 (ja) マスタースライス方式の半導体集積装置
JP3022563B2 (ja) 半導体装置
JP2707705B2 (ja) マスタースライス方式の半導体集積装置
JPH0548054A (ja) マスタスライス型半導体集積回路装置
JPH0262062A (ja) マスタースライス型半導体装置
JPS63273332A (ja) 半導体集積回路装置の製造方法
JPH0485942A (ja) 半導体集積回路
JPH04199540A (ja) 半導体集積回路装置
JPS621244A (ja) マスタ−スライス型半導体装置
JPH11260925A (ja) 半導体集積回路装置およびその自動配置配線方法
JP2000124319A (ja) 半導体集積回路の配線方法
JPH03147350A (ja) マスタースライス方式集積回路装置
JPH03191550A (ja) 半導体装置
JPH03116868A (ja) 半導体集積回路装置
JPH0226046A (ja) マスター・スライス半導体集積回路装置

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees