JPH04104355A - マルチプロセッシング方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 概　　　要 マルチプロセッシング方式に関し、 個々のプロセッサのデータ処理時間が制限されることな
く、また、データを高速に処理することができるマルチ
プロセッシング方式を提供することを目的とし、 マスタプロセッサと複数の第１〜第ｎスレーブプロセッ
サとを接続して、多数のデータの処理を行うマルチプロ
セッシング方式において、前記マスタプロセッサに前記
第１〜第ｎスレーブプロセッサを、それぞれ記憶手段を
介して並列に接続すると共に、該マスタプロセッサと該
第１〜第ｎスレーブプロセッサとの間に、該マスタプロ
セッサの命令によって該第１〜第ｎスレーブプロセツザ
に各々異なるフラグ信号を送出するマスタフラグ発生手
段と、該第１〜第ｎスレーブプロセッサの個々の命令に
よって該マスタプロセッサにそれぞれの第１〜第ｎスレ
ーブプロセッサに対応したフラグ信号を送出する複数の
フラグ発生手段とが設けられた転送制御手段を接続し、
該マスタプロセッサによって処理された処理データを該
第１〜第ｎスレーブプロセッサの何れかに転送する場合
、該処理データを転送先スレーブプロセッサに対応する
記憶手段に記憶させ、該マスタプロセッサの命令によっ
て該転送制御手段のマスタフラグ発生手段から該転送先
スレーブプロセッサにフラグ信号を送出して、該記憶手
段に記憶された処理データを転送先スレーブプロセッサ
に転送し、また、該第１〜第ｎスレーブプロセッサによ
って処理された処理データを該マスタプロセッサに転送
する場合、該処理データを記憶手段に記憶させ、転送元
スレーブプロセッサの命令によって該転送制御手段の該
転送元スレーブプロセッサに対応したフラグ発生手段か
ら該マスタプロセッサにフラグ信号を送出して、該記憶
手段に記憶された処理データをマスタプロセッサに転送
するように構成する。

産業上の利用分野 本発明は、マルチプロセッシング方式に関する。

近年、パソコン等の小型プロセッサが高性能になり、そ
の小型プロセッサを複数結合し、多くのデータの処理を
行うマルチプロセッシング方式が多用されるようになっ
た。

このようなマルチプロセッシング方式においては、デー
タが複数のプロセッサに順送りに転送されて処理される
ので、後段のプロセッサはどデータ処理が遅くなる。こ
のためデータの処理を高速に行うことが要望されている
。

従来の技術 第３図は従来のマルチプロセッシング方式を説明するた
めのブロック図であり、マルチプロセッシング方式の内
のパイプライン方式によるものである。

この方式は同図に示すように、マスタプロセッサ１と複
数の第１〜第ｎスレーブプロセッサ２〜４とを直列に接
続したものであり、各プロセッサ間にそれぞれ２ポート
Ｓ　ＲＡ　Ｍ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　ＩＡｅｍ
ｏｒｙ）　５〜７を介すると共に、転送制御部８〜１０
を介して構成したものである。

このような構成において、データを処理する場合、まず
、マスタプロセッサ１によって処理されたデータＤを、
転送制御部８の制御によって、２ポ一トＳＲＡＭ５を介
して第１スレーブプロセッサ２に転送する。そして、こ
の転送されたデータＤを第１プロセツサ２で処理し、次
に、この処理されたデータＤ１を、転送制御部９の制御
によって、ＳＲＡＭ６を介して第２スレーブプロセッサ
３に転送して処理を行い、この処理されたデータＤ２を
次段のスレーブプロセッサに転送して処理を行う。以降
同様にデータの転送、処理を繰り返し、最後に、第ｎプ
ロセッサ４にデータを転送して処理を行う。

発明が解決しようとする課題 ところで、上述したマルチプロセラシンク方式において
は、マスタプロセッサ１及び第１〜第ｎスレーブプロセ
ッサ１〜４が直列に接続されているために、データを順
送りで処理しなければならない。例えば、第２プロセツ
サ３でデータを処理する場合、第１プロセツサ２でデー
タ処理を行った後でなければ処理できないことになる。

つまり、後段のプロセッサであればあるほどに、データ
の処理を行うまでに時間がかかることになる。即ち、デ
ータを高速に処理できないといった問題がある。

また、順送りでデータ処理を行わなければならないので
、後段のプロセッサでなるべく速くデータ処理を行おう
とする場合、その途中のプロセッサの処理を速くしなけ
ればならず、各プロセッサの処理時間が短く限定される
といった問題もある。

本発明は、このような点に鑑みてなされたものであり、
個々のプロセッサのデータ処理時間が制限されることな
く、また、データを高速に処理することができるマルチ
プロセッシング方式を提供することを目的としている。

課題を解決するための手段 第１図は本発明の原理図である。

この原理図は本発明によるマルチプロセッシング方式の
構成を示すブロック図であり、このブロック図は、マス
タプロセッサ５０に第１〜第ｎスレーブプロセッサ５１
８〜５１ｎを、それぞれデータを記憶する記憶手段５２
ａ〜５２Ｔ１を介して並列に接続し、また、マスタプロ
セッサ５０と第１〜第ｎスレーブプロセッサ５１ａ〜５
１ｎとの間に、マスタプロセッサ５０の命令によって第
１〜第ｎスレーブプロセツザ５１ａ〜５１ｎに各々異な
るフラグ信号Ｆ１〜Ｆｎを送出するマスタフラグ発生手
段５４と、第１〜第ｎスレーブプロセッサ５１ａ〜５１
ｎの個々の命令によってマスタプロセッサ５０にそれぞ
れの第１〜第ｎスレーブプロセッサ５１ａ〜５１ｎに対
応したフラグ信号Ｆ１ａ〜Ｆｎａを送出する複数のフラ
グ発生手段５５ａ〜５５ｎとが設けられた転送制御手段
５３を接続して構成されている。

そして、マスタプロセッサ５０によって処理された処理
データＤを第１〜第ｎスレーブプロセッサ５１ａ〜５１
ｎの何れかに転送する場合、処理データＤを転送先スレ
ーブプロセッサ５１ａ〜５１ｎに対応する記憶手段５２
ａ〜５２ｎに記憶させ、マスタプロセッサ５０の命令に
よって転送制御手段５３のマスタフラグ発生手段５４か
ら転送先スレーブプロセッサ５１ａ〜５１ｎにフラグ信
号Ｆ１〜Ｆｎを送出して、記憶手段５２ａ〜５２ｎに記
憶された処理データを転送先スレーブプロセッサ５１３
〜５１ｎに転送する。

また、第１〜第ｎスレーブプロセッサ５１８〜５１ｎに
よって処理された処理データＤ１〜Ｄｎをマスタプロセ
ッサ５０に転送する場合、処理データＤ１〜Ｄｎを記憶
手段５２ａ〜５２ｎに記憶させ、転送元スレーブプロセ
ッサ５１ａ〜５１ｎの命令によって転送制御手段５３の
転送元スレーブプロセッサ５１ａ〜５１ｎに対応°した
フラグ発生手段５５ａ〜５５ｎからマスタプロセッサ５
０にフラグ信号Ｆ１ａ〜Ｆｎａを送出して、記憶手段５
２ａ〜５２ｎに記憶された処理データをマスタプロセッ
サ５Ｇに転送するようにする。

作　　　用 上述した本発明によれば、マスタプロセッサ５０によっ
て処理された処理データＤが例えば第１スレーブプロセ
ッサ５１ａに転送される場合、まず、処理データＤが記
憶手段５２ａに書き込まれて記憶される。そして、マス
タプロセッサ５０の命令によって転送制御手段５３のマ
スタフラグ発生手段５４から転送先のスレーブプロセッ
サ５１ａにフラグ信号Ｆ１が送出される。これによって
、スレーブプロセッサ５１ａにフラグが立ち、スレーブ
プロセッサ５１ａが処理可能状態となるので、記憶手段
５２ａに記憶された処理データＤがスレーブプロセッサ
５１ａに受は取られて所望の処理が行われる。

また、その第１スレーブプロセッサ５１ａによって処理
された処理データＤ１がマスタプロセッサ５０に転送さ
れる場合、処理データＤ１が記憶手段５２ａに記憶され
、転送元のスレーブプロセッサ５１ａの命令によって転
送制御手段５３のスレーブプロセッサ５１ａに対応した
フラグ発生手段５５ａからマスタプロセッサ５０にフラ
グ信号Ｆｌａが送出される。これによって、マスタプロ
セッサ５０に第１スレーブプロセッサ５１ａのフラグが
立つので、第１スレーブプロセッサ５１ａのデータ受取
が可能となり、記憶手段５２ａに記憶された処理データ
Ｄ１が受は取られて、所望の処理が行われる。

他の第２〜第ｎスレーブプロセッサ５１ｂ〜５１ｎとマ
スタプロセッサ５０とのアドレスにおいても上述同様の
処理によって実現される。

従って、マスタプロセッサ５０は、任意の第１〜第ｎス
レーブプロセッサ５１ｂ〜５１ｎにアクセスすることが
でき、また、各スレーブプロセッサ５１ｂ〜５１ｎから
も個々にマスタプロセッサ５０にアクセスすることがで
きるので、所望とするデータ処理を任意に素早く行うこ
とができる。

実　　施　　例 以下、図面を参照して本発明の一実施例について説明す
る。

第２図は本発明の一実施例によるマルチプロセッシング
方式を説明するためのブロック図である。

この図において、２０はマスタプロセッサであり、２１
は第１スレーブプロセッサ、２２は第２スレーブプロセ
ッサ、２３は第３スレーブプロセッサである。これら第
１〜第３スレーブプロセッサ２１〜２３は、各２ポート
ＳＲＡＭ２４，２５゜２６を介してマスタプロセッサ２
０に並列に接続されている。即ち、図示するように、マ
スタプロセッサ２０と各２ポートＳＲＡＭ２４〜２６と
がデータバス２７及びアドレスバス３１によって接続さ
れ、各２ポートＳＲＡＭ２４〜２６と第１〜第３スレー
ブプロセッサ２１〜２３とが、それぞれデータバス２８
，２９．３０及びアドレスバス３２．３３．３４によっ
て接続されている。

また、アドレスバス３１にはマスタプロセッサ２０のア
ドレスデコーダ３５が接続されており、アドレスバス３
２には第１スレーブプロセッサ２１のアドレスデコーダ
３６が接続され、アドレスバス３３には第２スレーブプ
ロセツザ２２のアドレスデコーダ３７が、アドレスバス
３４にハ第３スレーフフロセッサ２３のアドレスデコー
ダ３８が接続されている。

一点鎖線で囲った部分は、転送制御手段である。

この転送制御手段は、アドレスデコーダ３５の出力側に
接続されたＩ　ＲＱ（Ｉｎｔｅｒｒｕｐｔ　Ｒｑｕｅｓ
ｔ；割込要求）レジスタ３９と、アドレスデコーダ３６
の出力側に接続されたＩＲＱレジスク４０と、アドレス
デコーダ３７の出力側に接続されたＩＲＱレジスク４１
と、アドレスデコーダ３８の出力側に接続されたＩＲＱ
レジスタ４２と、ＩＲＱレジスタ４０．４１．４２の各
出力のオアを取ってマスタプロセッサ２０に出力する３
人力オアゲート４３とから構成されている。

次に、上述した構成におけるマルチプロセッシング方式
の動作説明を行う。

マスタプロセッサ２０からアドレスバス３１を介してデ
コーダ３５に、アドレス指定命令が入力されると、デコ
ーダ３５から各２ポートＳＲＡＭ２４〜２６にチップセ
レクト信号Ｃ３Ｉ、Ｃ３２Ｃ３３が出力される。そして
、このチップセレクト信号Ｏ８１〜Ｃ３３によって選択
された２ポー）ＳＲＡＭ２４〜２６に、マスタプロセッ
サ２０からアドレスバス３１を介してアドレス信号が出
力され、２ポ一トＳＲＡＭ２４〜２６のメモリ領域のア
ドレスが選択され、更に、この選択されたアドレスのメ
モリ領域にマスタプロセッサ２０から処理されたデータ
が書き込まれて記憶される。

この２ポー）ＳＲＡＭ２４〜２６に記憶されたデータを
スレーブプロセッサ２１〜２３に転送する場合は、マス
タプロセッサ２０からアドレスデコーダ３５を介してＩ
ＲＱレジスク３９に割込要求命令が出力され、これによ
って、ＩＲＱレジスタ３９から各スレーブプロセッサ２
１〜２３にフラグ信号Ｆｌ、Ｆ２．Ｆ３が出力され、各
スレーブプロセッサ２１〜２３にフラグ１１．Ｆ２．Ｆ
３が立てられる。このフラグＦ１〜Ｆ３が立てられたス
レーブプロセッサ２１〜２３が２ポ一トＳＲΔＭ２４〜
２６からデータを受は取ることができ、データを受は取
ったスレーブプロセッサ２１〜２３は、その受信データ
を処理して、この処理したデータを２ポ一トＳＲＡＭ２
４〜２６に書き込む。

この書き込みを行う場合は、第１〜第３スレーブプロセ
ッサ２１〜２３からアドレスバス３２〜３４を介してア
ドレスデコーダ３６，３７．３８にアドレス指定命令を
人力し、デコーダ３６〜３８から２ポ一トＳＲＡＭ２４
〜２６にチップセレクト信号Ｃ３４，Ｃ３５，Ｃ３５を
出力する。更に、スレーブプロセッサ２１〜２３から２
ポ一トＳＲＡＭ２４〜２６に、アドレスバス３２〜３４
を介してアドレス信号を出力して、２ポー）ＳＲＡＭ２
４〜２６のメモリ領域のアドレスを選択し、この選択さ
れたメモリ領域に処理データを書き込む。

更に、この２ポ一トＳＲＡＭ２４〜２６に記憶されたデ
ータをマスタプロセッサ２０に転送する場合は、スレー
ブプロセッサ２１〜２３からアドレスデコーダ３６〜３
８を介して割込要求命令をＩＲＱレジスタ４０〜４２に
出力する。これによって、ＩＲＱレジスタ４０〜４２か
ら３人力オア４３を介して、マスタプロセッサ２０にフ
ラグ信号Ｆ４．Ｆ５．Ｆ６が出力される。マスタプロセ
ッサ２０が、このフラグＦ４〜Ｆ６を受は取ると、マス
タプロセッサ２０は受は取ったフラグＦ４〜Ｆ６を送出
したスレーブプロセッサ２１〜２３のデータを受は取っ
て処理を行う。例えば、マスタプロセッサ２０がフラグ
Ｆ４を受は取ると、マスタプロセッサ２０はフラグＦ４
を送出したスレーブプロセッサ２１のデータを、２ポ一
トＳＲＡＭ２４から受は取って処理を行う。

以上説明したように、マスタプロセッサ２０は、任意の
第１〜第３スレーブプロセッサ２１〜２３にアクセスす
ることができ、また、各スレーブプロセッサ２１〜２３
からも個々にマスタプロセッサ２０にアクセスすること
ができる。つまり、マスタプロセッサ２０は、何れのス
レーブプロセッサ２１〜２３にもほぼ同じアクセス時間
でアクセスすることができ、また、何れのスレーブプロ
セッサ２１〜２３からもほぼ同アクセス時間でマスタプ
ロセッサ２０にアクセスすることができる。

従って、従来例のように、各スレーブプロセッサ間でデ
ータを順送りで処理するために、スレーブプロセッサに
よってデータの処理時間が異なり、後段のプロセッサは
どデータ処理が遅くなるといった事が無くなる。即ち、
データを高速に処理することができる。

また、各スレーブプロセッサの処理時間が短く限定され
るといった問題もなくなる。

発明の詳細 な説明したように、本発明によれば、マスタプロセッサ
から個々のスレーブプロセッサにアクセスすることがで
き、また、個々のスレーブプロセッサからマスタプロセ
ッサにアクセスすることができるので、従来において後
段のスレーブプロセッサにアクセスする場合、前段のス
レーブプロセッサのデータ処理を介さねば処理できない
といった事が無くなり、データを高速に処理することが
できる効果がある。

また、他のスレーブプロセッサに関与することなく、任
意のスレーブプロセッサにアクセスできるので、個々の
プロセッサのデータ処理時間が短く制限されるといった
ことが無くなる効果がある。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の一実施例によるマルチプロセッシング
方式を説明するためのブロック図、第３図は従来のマル
チプロセッシング方式を説明するためのブロック図であ
る。 ５０・・・マスタプロセッサ、 ５１ａ〜５１ｎ・・・第１〜第ｎスレーブプロセッサ、 ５２８〜５２ｎ・・・記憶手段、 ５３・・・転送制御手段、 ５４・・・マスタフラグ発生手段、 ５５ａ〜５５ｎ・・・フラグ発生手段、Ｆｌ　〜Ｆｎ　
　Ｆｌａ　〜Ｆｎａ−７ラグ信号、Ｄ、Ｄｉ〜Ｄｎ・・
・処理データ。

Claims (1)

1. 【特許請求の範囲】 マスタプロセッサ（５０）と複数の第１〜第ｎスレーブ
   プロセッサ（５１ａ〜５１ｎ）とを接続して、多数のデ
   ータの処理を行うマルチプロセッシング方式において、 前記マスタプロセッサ（５０）に前記第１〜第ｎスレー
   ブプロセッサ（５１ａ〜５１ｎ）を、それぞれ記憶手段
   （５２ａ〜５２ｎ）を介して並列に接続すると共に、該
   マスタプロセッサ（５０）と該第１〜第ｎスレーブプロ
   セッサ（５１ａ〜５１ｎ）との間に、該マスタプロセッ
   サ（５０）の命令によって該第１〜第ｎスレーブプロセ
   ッサ（５１ａ〜５１ｎ）に各々異なるフラグ信号（Ｆ１
   〜Ｆｎ）を送出するマスタフラグ発生手段（５４）と、
   該第１〜第ｎスレーブプロセッサ（５１ａ〜５１ｎ）の
   個々の命令によって該マスタプロセッサ（５０）にそれ
   ぞれの第１〜第ｎスレーブプロセッサ（５１ａ〜５１ｎ
   ）に対応したフラグ信号（Ｆ１ａ〜Ｆｎａ）を送出する
   複数のフラグ発生手段（５５ａ〜５５ｎ）とが設けられ
   た転送制御手段（５３）を接続し、 該マスタプロセッサ（５０）によって処理された処理デ
   ータ（Ｄ）を該第１〜第ｎスレーブプロセッサ（５１ａ
   〜５１ｎ）の何れかに転送する場合、該処理データ（Ｄ
   ）を転送先スレーブプロセッサ（５１ａ〜５１ｎ）に対
   応する記憶手段（５２ａ〜５２ｎ）に記憶させ、該マス
   タプロセッサ（５０）の命令によって該転送制御手段（
   ５３）のマスタフラグ発生手段（５４）から該転送先ス
   レーブプロセッサ（５１ａ〜５１ｎ）にフラグ信号（Ｆ
   １〜Ｆｎ）を送出して、該記憶手段（５２ａ〜５２ｎ）
   に記憶された処理データを転送先スレーブプロセッサ（
   ５１ａ〜５１ｎ）に転送し、 また、該第１〜第ｎスレーブプロセッサ（５１ａ〜５１
   ｎ）によって処理された処理データ（Ｄ１〜Ｄｎ）を該
   マスタプロセッサ（５０）に転送する場合、該処理デー
   タ（Ｄ１〜Ｄｎ）を記憶手段（５２ａ〜５２ｎ）に記憶
   させ、転送元スレーブプロセッサ（５１ａ〜５１ｎ）の
   命令によって該転送制御手段（５３）の該転送元スレー
   ブプロセッサ（５１ａ〜５１ｎ）に対応したフラグ発生
   手段（５５ａ〜５５ｎ）から該マスタプロセッサ（５０
   ）にフラグ信号（Ｆ１ａ〜Ｆｎａ）を送出して、該記憶
   手段（５２ａ〜５２ｎ）に記憶された処理データをマス
   タプロセッサ（５０）に転送することを特徴とするマル
   チプロセッシング方式。