JPH03172960A - 演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、メモリを共為する複数の中央処理装置（以下
、ＣＰＵと称する）からなる演算装置に関し、特に高速
処理が実現可能な！ｉｊｌ韓装置に関する。

〔従来の技術〕

従来のこの種の演算装置について、図面を参照して説明
する。

第２図は、従来のこの種の演算装置の一例を示すブロッ
ク図である。

コノ演Ｒ装置ハ、ＣＰＬＪ　１　、！：、ＣＰＬＪ２．
！：、メモリ制御回路１１とメモリ１２より構成される
。

ＣＰ　ＬＪ　１がメモリ１２に対してデータの読み出し
を実行しているときに、ＣＰＬＩ２がメモリ１２に対し
てデータの読み出しくまたは書き込み）を実行する場合
の動作について説明する。

ＣＰＵＩより、アドレスバス３０に、メモリ１２に格納
されている読み出したいデータのアドレスが出力され、
また、制御信号線３２に、メモリ１２からの読み出しを
要求する信号（以下、ＲＤ倍信号称する）が、メモリ制
御回路１１へ出力される。メモリ制御回路１１は、対応
するアドレスをアドレスバス３８に出力すると同時に、
制御信号１ｉ！４０に、メモリ１２からの読み出しをイ
ネーブルにする信号（以下、ＯＥ倍信号称す）を出力す
る。これによって、メモリ１２から、指定されたアドレ
スに格納されでいるデータが、データバス３９を介して
、メモリ制御回路１１に出力される。メモリ制御回路１
１は、ｃｐｕｉからＲＤ倍信号出力されている間、デー
タバス３１にメモリ１２から受は取ったデータを出力す
る。

この動作実行中にＣＰＵ　２から、アドレスバス３４ヘ
アドレスが、また、制御信号線３６へメモリ１２からの
読み出しを要求する信号（ＲＤ信号）またはメモリ１２
への書き込みを要求する信号（以下、ＷＲ倍信号称す）
が出力されたとする。

このとき、メモリ制御回路１１は、ＣＰ　ｊＪ　１の指
示に従った動作を実行中であるため、この動作が終了す
るまで、ウェイト信号線３７にウェイト信号を出力し、
ＣＰｔＪ２を待機状態にする。ＣＰＵ１の動作を終了す
ると、メモリ制御回路１１は、ウェイｌ−信号線３７へ
のウェイト信号の出力をやめ、ＣＰＵ２の指示に従って
動作を開始する。

次に、ＣＰＵ１が、メＬす１２に対してデータの裏き込
みを実行しているときに、ＣＰｔＪ　２がメモリ１２に
対してデータの読み出しくまたは書き込み）を実行する
場合について説明する。

ＣＰＵ１は、アドレスバス３０　ｊ３よび制御信号線３
２に、メモリ１２のデータを書き込むアドレスとＷＲ倍
信号出力し、データバス３１に書き込みたいデータを出
力する。メモリ制御回路１１は、アドレスバス３８．制
御（１線４０．データバス３９に、アドレス、メモリ１
２への書ぎ込みをイネーブルにする信号（以下、ＷＥ倍
信号称す）およびデータを出力し、これによってメモリ
１２へのデータの占き込み動作が実行される。

この動作実行中に、ＣＰ　Ｕ　２からアドレスバス３４
と制御信号１１３６を介してアドレスとＲＤ倍信号また
はＷＲ倍信号が出力されると、メモリ制御回路１１は、
ｃｐｕｉによる動作を終了するまで、ＣＰ　ｊＪ　２に
ウェイト信号線３７を介してウェイト信号を出力し、待
機状態にさせる。

同様にして、メモリ制御回路１１は、Ｃｒ’　ｔＪ　２
からメモリ１２へのデータの読み出しまたは占き込み動
作を実行しているときに、ＣＰす１からメモリ１２への
データの読み出しまたは占き込み要求がくると、ＣＰＬ
Ｊ２の動作を終了するまで、ウェイト信号線３３にウェ
イト信号を出力し、ＣＰＵ１を待機状態にさせる。

また、メモリ制御回路１１が、ＣＰＵ１とＣＰＵ２から
同時にメモリ１２へのデータ読み出しまたは書き込み要
求を受けた場合には、あらかじめ定めた優先順位に従っ
て、どちらかのＣＰＵが待機状態となる。

すなわち、あらかじめＣＰＬＪｌを優先するように決め
ておくと、メモリ制御回路１１は、まずＣＰＵ１からの
指示に従った動作を行い、この動作中ＣＰｔＪ２を待機
状態としておく。そして、ＣＰＵ１の動作終了後、ＣＰ
Ｕ２の動作を開始する。

〔発明が解決しようとする課題〕 上述した従来の演算装置では、ある中央処理装置が共有
するメモリを使用しているとぎに、他の中央処理装置が
その共有メモリを使用しようとすると、前記中央処理装
置の動作が終了するまで待たされるので、効率が悪くま
た全体的な処理速度が遅くなるという欠点がある。

本発明の目的は、複数の中央処理装置がメモリを共為す
る場合でも、高速処理が可能な演算装置を提供すること
にある。

〔課題を解決するための手段〕

本発明の演算装置は、中央処理装置からのアドレス指定
が異なる複数のメモリと、メモリからのデータの読み出
しおよびメモリへのデータの書き込みの制御を行い、各
中央処理装置を待機状態にさせるウェイト信号を出力す
るメモリごとに設けられる複数のメモリ制御回路と、中
央処理ｖｔ置から出力されるアドレスをデコードし、イ
のアドレスで指定されるメモリを選択し、そのメモリに
設けられているメモリ制御回路に、その中央処理装置を
接続する、中央処理装置ごとに設けられる複数のメモリ
選択回路と、各メモリ制御回路から出力される同じ中央
処理装置に対するウェイト信号が入力され、そのウェイ
ト信号の１つでも出力されているときには、その中央処
理装置へウェイト信号を出力する、中央処理装置ごとに
設けられる複数の論理和回路とを有し、前記メ七りｉｔ
、ＩＪ御皿回路、前記メモリ選択回路により、２以上の
前記中央処理装置が同じ期間に接続された場合には、そ
のうちの１つの前記中央処理装置を除く、他の前記中央
処理装置にウェイト信号を出力する。

〔作用〕

複数のＣＰＵが共有するメモリを、ＣＰＵからのアドレ
ス指定が異なる複数のメモリに細分化し、ＣＰＵから出
力されるアドレスをデ」−ドして、細分化したメモリご
とにＣＰＵを接続することにより、複数のＣＰＵが同時
に同じメモリに接続される確率を下げることができる。

したがって、複数のＣＰＵが並行してメモリに対する処
理を行うことが可能となり、全体的に演算装置の処理が
高速となる。

〔実施例） 次に、本発明の実施例について図面を参照して説明する
。

第１図は、本発明による演算装置の一実施例を示すブ［
１ツク図である。

本実施例は２つのＣＰＵがメモリを共有する場合である
。この演紳装置は、ＣＰ　（Ｊ　１と、ＣＰＵ２と、Ｃ
ＰＵ１．ＣＰＵ２が共有するメモリ９およびメモリ１０
と、メモリ９を制御するメモリ制御回路５と、メモリ１
０を制御するメモリ制罪回２８６と、ＣＰＵ１から出力
されるアドレスをデコードして、メモリ９またはメモリ
１０の一方を選択するメ尤り選択回路３と、ＣＰｔＪ２
に対して、メモリ選択回路３と同様の動作をするメモリ
選択回路４と、メモリ制御回路５Ｉｔ３よびメモリ制御
回路６から出力されるウェイト信号の論理和をとり、Ｃ
ＰｔＪｌへ出力する論理和回路７、およびＣＰＵ２へ出
力する論理和回路８から構成される。

ここで、メモリ選択回路３は、ＣＰＵ１より、１６本の
アドレス線からなるアドレスバス３０を介して、（００
００１Ｈから（７ＦＦＦ）Ｈまでのアドレス指定があっ
た場合には、メモリ制御回路５ヘアドレスバス６０およ
び制御信号線６２を介して、ＣＰＵ１から出力されるア
ドレスおよびＲＤ信号（またはＷＲ倍信号を出力する。

一方、ＣＰ　ｔＪ　１より（８０００）Ｈから（ＦＦＦ
Ｆ）Ｈまでのアドレス指定があった場合には、アドレス
バス６１および制御信号線６３を用いて、アドレスおよ
びＲＤ倍信号またはＷＲ倍信号を、メモリ制御回路６に
出力する。またメモリ選択回路４は、ＣＰＵ２のアドレ
ス指定により、同様の動作を行う。

以下、第１図に示ず演口装置の動作について説明する。

（１）ＣＰＵ１がアドレス（００００）Ｈを指定してデ
ータの読み出しを行い　ＣＰＵ２がアドレス（８０００
１Ｈを指定してデータの読み出しを行う場合 ＣＰＵ１は、アドレスバス３０にアドレス（ｏｏｏｏ）
、と制御信号線３２にＲＤ倍信号出力する。メモリ選択
回路３は、ＣＰＵＩから指定されるアドレスをデコーダ
し、それが（００００１Ｎであることを確認すると、メ
モリ制御回路５に、アドレスバス６０および制御信号線
６２をｆＦ　ｔ。

で、アドレス（００００）ＨとＲＤ倍信号出力し、メモ
リ制御回路６に接続されているアドレスバス６１および
制御信号線６３には何も出力しない。

メモリ制御回路５は、アドレスバス７０および制御信号
線７２に、メモリ９の前記アドレス（００００）Ｈに対
応するアドレスおよびＯＦ倍信号出力する。

その結果、メモリ９から前記アドレス（００００１Ｈに
対応するデータが、データバス７１を介して、メモリ制
御回路５に出力される。メモリ制御回路５は、ＣＰＬＩ
ＩからＲＤ他信号出力されいてる間、データバス３１に
メモリ９から受は取ったデータを出力する。

この１ｌｌｆｉ中に、ＣＰｔＪ２から、アドレスバス３
４にアドレス＋８０００））ｌ　、　１ＩＩＪ御信号線
３６にＲＤ他信号出ツノされると、メモリ選択回路４は
、ＣＰＵ２から指定されるアドレスをデコードし、それ
が（８０００）Ｈであることを確認すると、メモリ制御
回路６に、アドレスバス６４．制御信号線６６を介して
アドレス（８０００）ＨとＲＤｆｍ号を出力する。一方
、メモリ制御回路５に接続されているアドレスバス６５
およびｉ！ｉ制御信号線６７には、何も出力されない。

メモリ制御回路６は、アドレスバス７４．料理信号線７
６に、メモリ１０の前記アドレス（８０００）Ｈに対応
するアドレスおよびＯＦ信号を出力する。

その結果、メモリ１０から、前記アドレス（８０００１
Ｈに対応するデータが、データバス７５を介して、メモ
リ制御回路６に出力される。メモリ１ｔｉ１１１ｉ１１
回路６は、ＣＰｔＪ２からＲＤ他信号出力されている間
データバス３５に、メモリー０から受は取ったデータを
出力する。

以上のことから、この場合には、メモリ制御回路５とメ
モリ制御回路６において、ＣＰＵ１からの指示とＣＰｔ
Ｊ２からの指示を同時に受は取ることがないため、ウェ
イト信号線９０゜９１およびウェイト信号線９２．９３
に、ウェイト信号は出力されない。したがって、論理和
回路７．論理和回路８からもウェイトｔ＋’ｔが出力さ
れず、ＣＰＵ１とＣＰｔＪ２は同時にメモリに対する動
作を行うことができる。

（２）ＣＰＵ２がアドレス（１０００）Ｈを指定してデ
ータの書き込みを行い　ＣＰＵ　１がアドレス（２００
Ｇ）Ｈを指定してデータのｍき込みを行う場合 ＣＰｕ２は、アドレスバス３４にアドレス（１０００）
Ｈ、ｉｌ制御領＠線３６にＷＲ倍信号データバス３５に
書き込みたいデータ（以下、ＷＲデータと称する）を出
力する。メモリ選択回路４は、ＣＰｔＪ２からの７ドレ
スをデコードし、それが（ｔｏｏＯ）Ｈであると確認す
ると、メモリ制御回路５に、アドレス（１００Ｇ）Ｈ、
ＷＲ倍信号ＷＲデータを出力し、メモリ制御回路６へは
何も出力しない。メモリ制御回路５は、メモリ９へ、前
記アドレス（１０００）Ｈに対応するアドレスとＷＥ信
号を出力し、Ｗ＋？データの書き込みを行う。

この動作中に、ＣＰｔＪ　１からアドレス（２０００１
ＮとＷＲ倍信号出力されると、メモリ選択回路３は、入
力したアドレスをデコードし、それが（２０００）Ｈで
あると確認し、メモリ制御回路５にアドレス（２０００
）Ｈ、ＷＲ倍信号出力する。

しかし、メモリ制御回路５では、ＣＰＵ２からの指示に
よりメモリ９へのデータ書き込み動作を行っているため
、ウェイト信号１ｉ１９０を介して論理和回路７にウェ
イト信号を出力する。そのウェイト信号はウェイト信号
線３３により、ＣＰｔＪ　１へ送られ、ＣＰｔＪｌは待
機状態となる。

メモリＩＩＪｔ１１回路５で、ＣＰＵ２の指示による動
作が完了すると、ウェイト信号線９０に出力されていた
ウェイト信号がなくなり、ＣＰＬＪｌの待機状態は解除
され、メモリ制御ｌ＠路５により、データの占き込み動
作が行われる。

ココテ、ｃｐｕｉと、ＣＰ　Ｕ　２　カら、同時にメモ
リ制御回路５にメモリ９に対する動作指示がきた場合に
は、あらかじめ決めておく優先順位に従って、つＩイｌ
−信号線９０かウェイト信ｓ線９１のどちらか一方にウ
ェイト信号が出力される。すなわち、ＣＰＬｌｌを優先
する場合には、ウェイト信号線９１にウェイト（ｎＭが
出力され、ＣＰＵ２を優先する場合には、つＩイト（ｎ
８線９０にウェイト信号が出力される。

以上の動作は、ＣＰＵ　１とＣＰＵ２がメモリ９に対し
て同時に動作を行ったときについて説明したが、メモリ
１０に対して同時′に動作を行うときも、ウェイト信号
線９２およびウェイト信号線９３に出力するウェイト信
号により同様の動作が行える。

以上のことから、本発明による演算装置では上記（２）
で示したように、ＣＰＬＩＩとＣＰＵ　２が同時にメモ
リ９またはメモリ１０に対して動作を行う場合には、従
来の＠筒装置と同様にどちらかのＣＰＵの動作が優先さ
れる。しかし、上記（１）で示したように、ＣＰ　Ｕ　
１とＣＰＵ　２が同時に別々のメモリに対して動作する
場合には、並行して動作することができるため、従来の
演算装置に比べ、どちらかのＣ））　ｔＪが特別状態と
なる確率を下げられ、より高速な処理が行える。

第１図に示した実施例では、ＣＰｔＪｌとＣＰＵ２が共
有するメモリを、メモリ９とメモリ１０に分割した例に
ついて示したが、多数のメモリに分割すればするほど、
どちらかのＣＰＵが待機状態となる確率を下げられ、よ
り高速な処理が行えることは、上記した動伯例により明
らかである。

（発明の効果） 以上説明したように本発明は、複数の中央処理装置が共
有するメモリを細分化することにより、複数の中央処理
装置が同一のメモリを同時に処理する確率を下げ、全体
的な処理速度を向上することができる効果がある。

【図面の簡単な説明】

第１図は本発明による演算装置の一実施例を示すブ［１
ツク図、第２菌は従来の演Ｆ［装置の一例を示すブロッ
ク図である。 １．２・・・ｃｐｕ。 ３．４・・・メモリ選択回路、 ５．６・・・メモリ制御回路、 ７．８・・・ＯＲ回路、 ９．１０・・・メモリ。 特泊出願人 １１本電気オフィスシステ、）、株戊会７１代　　理　
　人　　　　ブ「理　［円　　ｊＪ：町　　　　晋７ 寸　　１１　　　ロ アｒｊ！：、Ｉ− 第１図

Claims (1)

1. 【特許請求の範囲】 １、メモリを共有する複数の中央処理装置からなる演算
   装置において、 中央処理装置からのアドレス指定が異なる複数のメモリ
   と、 メモリからのデータの読み出しおよびメモリへのデータ
   の書き込みの制御を行い、各中央処理装置を待機状態に
   させるウェイト信号を出力するメモリごとに設けられる
   複数のメモリ制御回路と、中央処理装置から出力される
   アドレスをデコードし、そのアドレスで指定されるメモ
   リを選択し、そのメモリに設けられているメモリ制御回
   路に、その中央処理装置を接続する、中央処理装置ごと
   に設けられる複数のメモリ選択回路と、 各メモリ制御回路から出力される同じ中央処理装置に対
   するウェイト信号が入力され、そのウエイト信号の１つ
   でも出力されているときには、その中央処理装置へウェ
   イト信号を出力する、中央処理装置ごとに設けられる複
   数の論理和回路とを有し、 前記メモリ制御回路は、前記メモリ選択回路により、２
   以上の前記中央処理装置が同じ期間に接続された場合に
   は、そのうちの１つの前記中央処理装置を除く、他の前
   記中央処理装置にウェイト信号を出力することを特徴と
   する演算装置。