JPH04105149A - メモリアクセス装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 メモリアクセス装置に関し、 汎用性を確保しつつ、主記憶のアクセス速度をより一層
向上することを目的とし、 主記憶のアドレス空間を所定のデータ幅で等間隔に区切
り、該区切られたプロ・ンクをｎプロ・ンク毎にアドレ
ス連結してｎ個のバンクを構成すると共に、各バンクに
対するデータアクセスをパイプライン的に実行するメモ
リアクセス装置において、前記パイプライン動作の開始
を検知するパイプライン動作検知手段と、パイプライン
動作の開始直後から少なくともパイプラインのアドレス
先出し数に相当するサイクル数だけ継続する制御信号を
発生する制御信号発生手段と、前記バンクに対するデー
タアクセスの完了を表示する表示信号を発生する表示信
号発生手段と、制御信号または表示信号の何れか一方が
発生している間、クロック信号に同期してアドレスラッ
チ信号を発生するラッチ信号発生手段と、該アドレスラ
ッチ信号を各バンクに振り分ける振り分け手段と、を備
えたことを特徴とし、 好ましくは、前記振分け手段によるアドレスラッチ信号
の振分けを、アドレスデータの内容に基づいて行うこと
を特徴とする。

［産業上の利用分野］ 本発明は、メモリアクセス装置、特にアドレス空間を複
数領域（バンク）に分割し、各領域を並列的にアクセス
するアクセス装置に関する。

コンピュータシステムの処理速度を向上するには、主記
憶とコンピュータとの間に、超高速動作するメモリいわ
ゆるキャッシュメモリを介在させるのが効果的である。

コンピュータの平均アクセス時間を、キャッシュメモリ
のアクセス時間に相当して高速化することができる。

ところで、キャッシュメモリの容量は主記憶に比べて小
さいため、目的とするデータがキャッシュメモリ内に存
在しない場合（ミスヒツト）がしばしば起こり得る。ミ
スヒ・７トが発生すると、その都度、キャッシュメモリ
の内容が主記憶の内容で更新されることとなり、コンピ
ュータの動作速度が主記憶のアクセス速度に依存して遅
くなる不都合がある。

かかる不都合の対策として、■キャッシュメモリの容量
を大きくする、■キャッシングのアルゴリズムを改善し
てヒツト率を高める、■主記憶にキャンシュメモリのよ
うな高速／高性能素子を採用する、等が考えられるが、
■はシステムコストの面から限界があり、■はミスヒツ
トを少な（することはできるものの絶無化は不可能、■
は主記憶の容量に比例してシステムコストが大幅に上昇
する、等の問題があって、何れも有効な対策とは言い難
いものであった。

ここで、第１６図はマイクロプロセッサのバスサイクル
の一例を示すタイミングチャートであり、ＣＬＫはクロ
ック信号、ＡＤＤＲＥＳＳはマイクロプロセッサからバ
ス上に出力されるリードまたはライト用のアドレスデー
タ、ＢＳ＃はパ゛スサイクルの開始を示す制御信号（こ
の信号とＣＬＫの論理が取られてアドレスデータがラッ
チされる）、ＤＡＴＡはリード（またはライト）データ
、ＤＣ＃はリードされたデータが有効であること（また
はライトデータの書き込み完了）を示す信号である。な
お、＃は負論理を示す。

この例では、１サイクル（基本サイクル）が２クロツク
分の長さに設定されている。これは、リードサイクルの
データとライトサイクルのデータが、ハス上で衝突する
（バスコンフリクト）ことがないようにするためである
。

すなわち、リード（またはライト）アドレスをバス上に
送出し、ＢＳ＃の変化のタイミングでリード（またはラ
イト）アドレスをラッチした後、リード（またはライト
）データを読み出す（または書き込む）といった一連の
動作を、２クロツク長の基本サイクルで実行できる。

このような高速の基本サイクルで読み書きできるメモリ
として、例えばキャッシュメモリがあり、一般の主記憶
はこれよりも遅い。例えば、１つのリード（またはライ
ト）サイクルが４クロツクで動作する主記憶を考えると
、その構成は第１７図のようになる。なお、説明の都合
上、キャッシュメモリは省略しである。

かかる構成によるリードまたはライト動作は、第１８図
のタイミングチャートに示される。すなわち、マイクロ
プロセッサ側の基本サイクルが２り口、りで完了するに
も拘わらず、＋記憶側ではサイクル毎に４クロツクを要
するので、２クロ９，７り分のウェイトサイクルが発生
し、その間マイクロプロセッサの動作が中断する結果、
速度向上を図ることができなくなる。

（従来の技術〕 こうした問題点を解決できる従来例として、例えば、第
１９図に示すようなものが知られている。

この例では、主記憶のアドレス空間を複数に分υ１した
各々を「ノ・べ・′り（ＢＡＮＫ）ヨと称して使用する
。

ここで、１つのバンクは、ＷＸＤのアドレス空間を有し
ており、Ｗが所定のデータ幅を有するブロック長に相当
し、Ｄがブロック数に相当すると共に、隣接バンクの同
し高さに位置するプロ、ツク同士のアドレスが連続して
いる。

すなわち、当該２バンクの主記憶に対し、最下位アドレ
スから最上位アドレスまでを連続すると、バンク０の最
下位プロ・ツク−→・・、ツクｌの最下位ブロンク→バ
ンクＯの次位ブロック−バンク１の次位フロック→バン
クＯの次次位ブロック→バンク１の次次位ブロック→・
・・・・・バンク０の最上位プロ・７り→バンク１の最
上位ブロック、の順にアクセスされることになる。

このようにバンク分けした主記憶を用いると、以下に述
へるような「パイプライン」動作が可能になる。

第２０図において、バンク０内の任意アドレスを指定す
るアドレスデータとバンク１内の任意アドレスを指定す
るアドレスデータとを基本サイクルＣＩ、Ｃ２、Ｃ３、
・・・・・・の順に交互に繰り返して出力することによ
り、総バンク数から１基本サイクルを引いたサイクル数
（アドレス先出し数）を経過した後、すなわち基本サイ
クルＣ２以降は、見掛は上、基本サイクル毎にリード（
またはライト）データを得ることができる。

したがって、基本サイクルＣｉのアドレスに対応したリ
ードデータが、次の基本サイクルＣ１，１で得られるか
ら、アドレスデータの出力動作とリード（またはう１″
ト）データの読み出しくまたは書き込み）動作とを並行
的に実行して、バンク数に相当する段数のパイプライン
動作を行うことができ、キャッシュメモリに比べて速度
的に劣る主記憶を、キャッシュメモリ相当に高速化して
使用することができる。

〔発明が解決しようとする課題〕

しかしながら、かかる従来のメモリアクセス装置にあっ
ては、アドレスデータのラッチタイミングをバス制御信
号ｒＢｓ＃Ｊとクロック信号「ＣＬＫｊの両立ち上がり
エツジで決定するとともに、リード（またはライト）デ
ータの検出タイミングをリードデータの有効（又はライ
トデータの書き込み完了）を示す信号ｒＤＣ＃Ｊによっ
て決定する構成となっていたため、 （Ｉ）信号ｒＢＳ＃、の立ち上がり前後の論理レベルを
判定する必要から、１サイクルを最低２クロック分の長
さとしなければならず、より一層のアクセス速度向上の
面で問題点がある。

（ＩＩ）また、後述するような工夫によって１クロック
動作が可能になったとしても、単に１クロック動作をさ
せただけでは、基本クロックが１クロツクのマイクロプ
ロセッサ専用の主記憶となってしまい、他の基本クロッ
クを採用するマイクロプロセッサに適用することができ
ず、汎用性の面で問題点がある。

本発明は、このような問題点に鑑みてなされたもので、
汎用性を確保しつつ、主記憶のアクセス速度をより一層
向上することを目的としている。

［課題を解決するための手段〕 本発明は、上記目的を達成するためその原理構成図を第
１図に示すように、主記憶のアドレス空間を所定のデー
タ幅で等間隔に区切り、該区切られたブロックをｎブロ
ック毎にアドレス連結してｎ個のバンクを構成すると共
に、各バンクに対するデータアクセスをパイプライン的
に実行するメモリアクセス装置において、前記パイプラ
イン動作の開始を検知するパイプライン動作検知手段と
、パイプライン動作の開始直後から少なくともパイプラ
インのアドレス先出し数に相当するサイクル数だけ継続
する制御信号を発生する制御信号発生手段と、前記バン
クに対するデータアクセスの完了を表示する表示信号を
発生する表示信号発生手段と、制御信号または表示信号
の何れか一方が発生している間、クロック信号に同期し
てアドレスランチ信号を発生するラッチ信号発生手段と
、該アドレスラッチ信号を各バンクに振り分ける振り分
け手段と、を備えたことを特徴とし、好ましくは、前記
振分け手段によるアドレスラッチ信号の振分けを、アド
レスデータの内容に基づいて行うことを特徴とする。

〔作用］ 本発明では、パイプライン動作の開始直後から少なくと
もパイプラインのアドレス先出し数に相当するサイクル
数だけ継続する制御信号が作られるとともに、バンクに
対するデータアクセスの完了を表示する表示信号が作ら
れる。

そして、これら２つの信号の何れか一方が発生している
間、クロック信号に同期したアドレスラッチ信号が作ら
れ、このアドレスラッチ信号が各バンクに振り分けられ
る。

（実施例〕 以下、本発明を図面に基づいて説明する。

凰理説所 まず、本実施例の原理を説明すると、第２〜４図は「物
理的」なパイプライン段数をそれぞれ１段、２段、４段
とする各種パイプラインの構成例であり、各図のバンク
数は物理的パイプライン数に対応している。すなわち第
２図の構成では１つのバンク（ＢＡＮＫＯ）からなる主
記憶を有し、第３図の構成では２つのバンク（ＢＡＮＫ
Ｏ５ＢＡＮＫＩ）からなる主記憶を有し、また、第３図
の構成では４つのバンク（ＢＡＮＫＯ，ＢＡＮＫｌ、Ｂ
ＡＮＫ２、ＢＡＮＫ３）からなる主記憶を有している。

主記憶には、アドレスバスやデータバスおよび制御線を
介してマイクロプロセッサが接続しており、各マイクロ
ブロセ・ノサには主記憶のバンク数が外部から通知でき
るようになっている。このため、例えばバンク数通知用
の外部端子やバンク数設定用のレジスタなどがマイクロ
プロセッサに設けられている。

マイクロプロセッサは、データアクセス時におけるアド
レス変化幅（アドレスカウンタのインクリメント／デク
リメント値）に対応して論理的なパイプライン数を適宜
に選択できるようになっている。

ここで、アドレスの変化幅をピッチ値（１ピッチ−バン
クのデータ幅）として定義すると、バンク数やピッチ値
によって決まる実質的なパイプライン数は次のようにな
る。

第５図において、ピッチ値が例えばバンクのデータ幅に
一致（ピッチ値＝１）している場合に、データアクセス
を実行すると、最初のデータアクセスでバンクｎがアク
セスされ、次のデータアクセスでバンクｎ＋１がアクセ
スされ、次々のアクセスでバンクｎ＋２がアクセスされ
るので、この場合には、バンクデータ幅の間隔で隣接バ
ンクが順次にアクセスされるから、論理パイプライン数
とバンク数（したがって物理的なパイプライン数）とが
同等となる。一方、ピッチ値が例えばバンクデータ幅の
２倍（ピッチ値−２）の場合には、最初のデータアクセ
スでバンクｎがアクセスされ、次のデータアクセスでバ
ンクｎ＋２がアクセスされるるので、この場合には、１
つ置きのバンクがアクセスされるから、バンク数１と２
の双方で論理パイプライン数が「１段」となり、またハ
ング数４で論理パイプライン数が「２段」となる。

すなわち、その構成におけるバンク数やそのときのアド
レスピッチに応した論理的なパイプライン数が、物理的
なパイプライン数とは別個に設定され、その論理数に従
ってパイプラインハス動作が実行される。

次に、ハスタイミング上の特徴としては、■パイプライ
ンバス要求の専用人力信号（ＰＥＮ＃とする）を設け、
マイクロプロセッサは、ＰＥＮ＃１つ人、ノルこ応答し
て第５１’Ｑ］　４こ示された論理パイプライン数のパ
イプラインハス動作を開始する。■パイプラインサイク
ルに入った、−七を示す専用の信号（ＡＶ＃とする）を
設ける。Ａ■＃がアサートしているときにＤ（′＃が返
ってきたら、このＤＣ＃をアドレスの更新イ；）号や外
部回路０ラッチ信号七し一７使用する。（、”；　Ｂ　
Ｓ　’＃を次のように工夫する。

す六；←ち、・マイプライン動作の開始直後からＢＳ＃
をアサート状Ｖ’ｔこｊ−１少す；くともパイプライン
）））’７ドレス先出し、　＃４１．ａこ田ゝ１うする
叶イクル数まで、：ｓ’＋−ト状態を継続ｔ′ろ。Ｂ　
Ｓ　＃はこのにおけるＤＣ＃の代用となる９、すなわち
八■＃とＤＣ＃でアドレスがラッチできない場合に、Ｄ
Ｃ＃に代わっζｒ（Ｓ＃を使用する。

なお、バイブライン数毎スは、パンク数分のアトＬ、−
スを先出しできるものとし、ベンク数越えるアドレスに
ついでは、先Ｃ：：アクセスしたバンクに対ｔろＤＣ＃
が返ってくるまでは先出しを可能とするが、２更新は不
５Ｊとする。

■、ソド、パイプライン数毎のハスタイミングを説明す
ると、第６図二こおいて、パイプライン数−１（リート
、ライトサイクル）の場合は、ＰＥＮ＃のアサ−Ｈこよ
ってバ・ｒプライン動作の開始が検知され、これに応答
して八■＃がアサートされると共に、ＢＳ＃がアドレス
先出し数（ここでは１）だけアサートされる。

パイプライン動作中のアドレスデー７３２、ａ、。

・・・・・・は、Ａ■＃とＤＣ，＃（ｄ２、ｄ□　・・
・・・・）によって１クロンク毎０こランチされる。イ
ーし１．パイプライン動作開始直後Ｃ−）アドレスデー
タ、う２に一′）いては、ＤＣ＃が返ってこないのでｐ
　ｔ：　＃　（、’ｌ）代わりにＢＳ＃が使用され、１
クロツクでう・・・チされる。パイプライン動作中は１
．ウェイｌなしでアドレスデータを１クロンク単位にラ
ンチでき、主記憶の高速アクセスを実現できる。

第７図はＤＣ＃が１クロンク遅く発生される（１ウエイ
ト）場合のハスタイミングである。八■＃とＤＣ＃（ｄ
ｌ、ｌｉ□、＋１３、・・・・・・）によってアドレス
データ、１□、　２、ａ４、・・・・・がラッチされる
が、ａ、以降のラッチは２クロ・／り毎となる。

第８図はパイプライン数−２の場合の例である。

・（イブライン動作の開始直後から２クロツクの間ＢＳ
＃がアサートされる。パイプライン動作中の二つのアド
レスデータａＺ、ａ３がＢＳ＃によって１クロンク毎に
ランチされ、ａ４以降の残りのアドレスデータがＤＣ＃
　（ｄｚ　、ｄｓ　、ｄ４）によって１クロツク毎にラ
ッチされる。

第９図はパイプライン数−２で１ウエイトの場合のバス
タイミングである。ａ　４　、ａ　６のう・７チが２ク
ロツク毎に行なわれる。

第１０図はパイプライン数＝４の場合の例である。

パイプライン動作の開始直後から４クロツクの間ＢＳ＃
がアサートされ、このＢＳ＃によってアドレスデータａ
２〜ａ、が１クロツク毎にラッチされる。残りのアドレ
スデータａ６〜ａ８はＤＣ＃（ｄＺ〜ｄ４）によって１
クロツク毎にラッチされる。

第１１図はパイプライン数＝４で１ウエイトの場合のバ
スタイミングである。ａ、を除くアドレスデータのラン
チが１クロツク毎に行なわれる。

以上のことから本実施例によれば、パイプライン動作の
開始に応答して基本サイクルからパイプラインサイクル
へと移行でき、基本サイクルの異なるマイクロプロセッ
サ間の汎用性を確保することができる。

また、パイプラインサイクルに入ったことを表示する信
号（ＡＶ＃）とＤＣ＃とによってアドレスデータをラッ
チでき、１クロック動作を可能にして主記憶の高速化を
図ることができる。

さらに、バンク数とアドレスピッチとに応した論理的な
パイプライン数を設定でき、バス効率の低下を防止する
ことができる。

茅上尖施拠 第１２．１３図は本発明に係るメモリアクセス装置の第
１実施例を示す図であり、バンク数が１の場合の例であ
る。

第１２図において、１０はマイクロプロセッサである。

マイクロプロセッサ１０はパイプライン動作検知手段お
よび制御信号発生手段としての機能を有し、アドレスデ
ータＡｄｄｅｒを発生するとともに、このＡｄｄｅｒに
対応したデータＤａｔａをデータバス上に出力したり（
ライトサイクル）データバス上から取り込んだり　（リ
ードサイクル）しながら所定の演算処理を実行する。マ
イクロプロセッサ１０には、外部からバンク数（この例
では１）が通知できるようになっており、このために、
例えばパンク数通知用の信号端子（レジスタでもよい）
１１が備えられる。

マイクロプロセッサ１０に人出力する各種制御信号のう
ち、ＤＳ＃は、パイプラインバス動作の終了を表示する
信号、Ｒ／Ｗ＃は、リードサイクルまたはライトサイク
ルを表示する信号、ＢＳ＃は、パイプライン動作の開始
直後からパイプラインの先出し数に相当するクロック数
だけアサート状態を持続する信号、Ａ■＃は、パイプラ
インの動作期間を表示する信号、ＤＣ＃は、主記憶から
のデータ読み出しの完了または主記憶へのデータ書き込
みの完了を表示する信号である。

マイクロプロセッサ１０からのＡｄｄｅｒは、マスタラ
ッチ１２およびスレーブラッチ１３を介して主記憶１４
に取り込まれる。主記憶１４からのＤａｔａは、バッフ
ァ１５ヲ介してマイクロプロセッサ１ｏに取り込まれ、
あるいは、マイクロプロセッサ１０からのＤａｔａは、
マスタラッチ１６およびスレーブラッチ１７を介して主
記憶１４に取り込まれる。

ラッチ回路１８はラッチ信号発生手段および振分け手段
としての機能を有し、ＡＶ＃とＤＣ＃が共に負論理また
はＢＳ＃が負論理のときに、出力を正論理とする複合論
理回路１９と、この正論理出力をクロック信号ＣＬＫに
同期させるフリップフロップ２０とを備える。フリップ
フロップ２０のＱ出力がラッチ信号となり、アンドゲー
ト２１．２２を介して上記２つのスレーブラッチ１２．
１６に与えられるとともに、主記憶１４の動作タイミン
グを決定するコントロール回路２３に与えられる。

２４は、ＤＣ＃を発生する回路（表示信号発生手段）で
ある。この回路２４は、ウェイト無しの場合にラッチ回
路１８で発生した信号をインバータゲート２５を介して
マイクロプロセッサＩＯに伝える一方、１ウエイトの場
合にフリップフロップ２６によって１クロツク遅延した
後、インバータゲート２５を介してマイクロプロセッサ
１０に伝える。すなわちラッチ回路１８で発生した信号
にウェイトの有無に応じた遅延を与え、主記憶１４のア
クセス完了を間接的に表示するＤＣ＃が作られる。なお
、主記憶１４の内部からＤＣ＃に相当する信号を取り出
すことが可能であれば、この信号を直接にマイクロプロ
セッサ１０に与えるようにしてもよい。

このような構成によると、そのバスタイミングを第１３
図に示すように、パイプライン動作の開始直後のアドレ
スデータａ１が、ＢＳ＃のアサート状態におけるマスタ
ラッチクロックのタイミングで確定され（符号Ａ参照）
、次のアドレスデータａ２が、Ａｖ＃とＤＣ＃の双方の
アサート状態におけるマスクラッチクロックのタイミン
グで確定される（符号Ｂ参照）。したがって、１クロン
ク毎に主記憶１４をアクセスでき、高速動作させること
ができる。

第」Ｊ０１桝 第１４．１５図は本発明に係るメモリアクセス装置の第
２実施例を示す図であり、バンク数が２の場合の例であ
る。

第１４図において、３０はマイクロプロセッサ、３１は
マイクロプロセッサ３０にバンク数を通知する例えば入
力端子であり、マイクロプロセッサ３０からのアドレス
データＡｄｄｅｒは、マスクラッチ３２を介してバンク
数分の二つのスレーブラッチ３３．３４の一方に取り込
まれる。二つのスレーブランチ３３．３４には、ラッチ
信号発生回路３５からのバンクＯラッチ信号、バンク１
ラッチ信号が各々与えられており、ラッチ信号発生回路
３５は、ＡＶ＃とＤＣ＃が共に負論理またはＢＳ＃が負
論理のときに、Ａｄｄｅｒの下位３ビツト目の論理に従
って何れか一方の出力が正論理となる複合論理回路３６
．３７と、この正論理出力をクロック信号ＣＬＫに同期
させるフリップフロップ３８．３９とを備え、アドレス
データＡｄｄｅｒの下位３ビツト目が負論理のときにバ
ンクＯ側の複合論理回路３６の出力を真、Ａｄｄｅｒの
下位３ビツト目が正論理のときにバツク１側の複合論理
回路３７の出力を真とする。

すなわち、ＡｄｄｅｒがバンクＯ指定の場合で、ＡＶ＃
とＤＣ＃が共に負論理またはＢＳ＃が負論理であれば、
バンク０側のスレーブラッチ３３にＡｄｄｅｒが取り込
まれて主記憶のバンクＯ（＃Ｏ）がアクセスされる一方
、Ａｄｄｅｒがバンク１指定の場合で、八■＃とＤＣ＃
が共に負論理またはＢＳ＃が負論理であれば、バンク１
側のスレーブラッチ３４にＡｄｄｅｒが取り込まれて主
記憶のバンク１（＃１）がアクセスされる。

４０はＤＣ＃を発生する回路であり、バンク０側とバン
ク１側の二つの回路を備える。各回路は二つのフリップ
フロップ４１．４２と、連動して切り替わるスイッチ４
３とを備え、スイッチ４３はウェイト数（１または２）
に応じて切り換えられる。例えば、バンクＯ側のラッチ
信号またはバンク１側のラッチ信号が１クロツク（また
は２クロツク）だけ遅延され、ノアゲート４４を介して
マイクロプロセッサ３０に入力される。なお、４５はデ
ータ用マスクラッチ、４６．４７はデータ用スレーブラ
ッチ、４８．４９はデータ用ハソファである。

このような構成によると、そのハスタイミングを第１５
図に示すように、パイプライン動作の開始直後のアドレ
スデータａ、。、ａｌｌが、ＢＳ＃のアサート状態にお
けるマスクランチクロックのタイミングで確定され（符
号Ｃ，Ｄ参照）、そのときのアドレス下位３ビツト目の
論理状態に従ってノ＼ンクＯ（＃Ｏ）とバンク１（＃１
）側のスレーブランチに順次に取り込まれると共に、続
くアドレスデータａ１２、ａ１３、・・・・・・が、Ａ
Ｖ＃とＤＣ＃の双方のアサート状態におけるマスクラッ
チクロックのタイミングで確定され（符号Ｅ、Ｆ参照）
、そのときのアドレス下位３ビツト目の論理状態に従っ
てバンクＯ（＃Ｏ）とバンク１（＃１）側のスレーブラ
ンチに順次に取り込まれる。

したがって、１クロツク毎に主記憶の二つのバンク（＃
０、＃１）をアクセスでき、高速動作させることができ
る。

以上述べたように、上記の各実施例によれば、パイプラ
イン動作の開始に応答して基本サイクルからパイプライ
ンサイクルへと移行でき、基本サイクルの異なるマイク
ロプロセッサ間の汎用性を確保することができる。

また、パイプラインサイクルに入ったことを表示する信
号（ＡＶ＃）とＤＣ＃とによってアドレスデータをラッ
チでき、１クロツタ動作を可能にして主記憶の高速化を
図ることができる。

さらに、バンク数とアドレスピンチとに応した論理的な
パイプライン数を設定でき、ハス効率の低下を防止する
ことができる。

なお、上記の各実施例では、バンク数を「１」と「２」
の二種類としているが、この数に限定されるものではな
い。バンク数が例示よりも増える場合には、ラッチ信号
発生回路やＤＣ＃発生回路の構成をバンク数に応じて多
重化すればよい。

〔発明の効果〕

本発明によれば、パイプライン動作の開始直後から少な
くともパイプラインのアドレス先出し数に相当するサイ
クル数だけ継続する制御信号を発生すると共に、バンク
に対するデータアクセスの完了を表示する表示信号を発
生し、これらの制御信号または表示信号の何れか一方が
発生している間、クロック信号に同期したアドレスラッ
チ信号を発生して各ハングに振り分けるように構成した
ので、汎用性を確保しつつ、主記憶のアクセス速度をよ
り一層向上することができる。

【図面の簡単な説明】

第１図は本発明の原理図、 第２〜１５図は本発明に係るメモリアクセス装置の実施
例を示す図であり、 第２図はそのパイプライン数１の概念構成図、第３図は
そのパイプライン数２の概念構成図、第４図はそのパイ
プライン数４の概念構成図、第５図はそのバンク数とア
ドレスピッチとに応じて設定される論理的なパイプライ
ン数を示す図、第６図はそのパイプライン数１の場合で
ウェイト無しのバスタイミング図、 第７図はそのパイプライン数１の場合でウエイト有り（
１ウエイト）のハスタイミング図、第８図はそのパイプ
ライン数２の場合でウェイト無しのハスタイミング図、 第９図はそのパイプライン数２の場合でウェイト有り（
１ウエイト）のハスタイミング図、第１０図はそのパイ
プライン数４の場合でウェイト無しのハスタイミング図
、 第１１図はそのパイプライン数４の場合でウェイト有り
（１ウエイト）のバスタイミング図、第】２図はその第
１実施例の構成図、 第１３図はその第１実施例のバスタイミング図、第１４
図はその第２実施例の構成図、 第１５図はその第２実施例のバスタイミング図、第１６
〜２０図は従来例を示す図であり、第１６図はその基本
サイクルが２クロツクの場合のハスタイミング図、 第１７図はその２クロツクを基本サイクルとするマイク
ロプロセッサと４クロック動作の記憶装置との接続図、 第１８図は第１７図のバスタイミング図、第１９図はそ
のパイプラインの構成図、第２０図は第１９図のハスタ
イミング図である。 １０・・・・・・マイクロプロセッサ （パイプライン動作検知手段、 制御信号発生手段）、 １４・・・・・・主記憶、 １８・・・・・・ラッチ回路 （ランチ信号発生手段、 振分け手段）、 ２４・・・・・・回路（表示信号発生手段）、３０・・
・・・・マイクロプロセッサ （パイプライン動作検知手段、 制御信号発生手段）、 ３５・・・・・・ラッチ信号発生回路 （ラッチ信号発生手段、 振分け手段）、 ＼−・・。 実施例のパイプライン数１の概念構成図第２図 実施例のパイプライン数２の概念構成図第３図 本発明の原理図 第１図 実施例のパイプライン数４の概念構成図第４図 実施例のバンク数とアドレスピンチとに応じて設定され
る論理的なパイプライン数を示す同第５図 パイプラインー１ リード ライトサイクル（１ウエイト） 第 図 パイプライン＝１ リード・ライトサイクル（ウェイトなし）実施例のバイ
ブライン数Ｉの場合でウェイトなしのパスタイミング図
パイプライン＝１ リード・ライトサイクル（ウェイトなし）実施例のバイ
ブライン数２の場合でウニ伺・なしのバスタイミング図
第８図 バイブライン リード・ライトサイクル（１ウエイト）バイブライン＝
４ リード・ライトサイクル（ウェイトなし）実施例のバイ
ブライン数４の場合でウェイトなしの！マスタイミンク
゛図従来例の基本サイクルが２クロツクの場合のパスタ
イミング同第１６図 第１７図のバスタイミング図 第１８図 従来例のバイブラインの構成図 第１９図

Claims (2)

【特許請求の範囲】
1. （１）主記憶のアドレス空間を所定のデータ幅で等間隔
   に区切り、 該区切られたブロックをｎブロック毎にアドレス連結し
   てｎ個のバンクを構成すると共に、各バンクに対するデ
   ータアクセスをパイプライン的に実行するメモリアクセ
   ス装置において、前記パイプライン動作の開始を検知す
   るパイプライン動作検知手段と、 パイプライン動作の開始直後から少なくともパイプライ
   ンのアドレス先出し数に相当するサイクル数だけ継続す
   る制御信号を発生する制御信号発生手段と、 前記バンクに対するデータアクセスの完了を表示する表
   示信号を発生する表示信号発生手段と、 制御信号または表示信号の何れか一方が発生している間
   、クロック信号に同期してアドレスラッチ信号を発生す
   るラッチ信号発生手段と、該アドレスラッチ信号を各バ
   ンクに振り分ける振り分け手段と、 を備えたことを特徴とするメモリアクセス装置。
2. （２）前記振分け手段によるアドレスラッチ信号の振分
   けを、アドレスデータの内容に基づいて行うことを特徴
   とする請求項１記載のメモリアクセス装置。