JPH04105190A - 電圧検出回路及びこれを備えたｉｃカード - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） この発明は集積回路に内蔵される電圧検出回路に係り、
特にＩＣカード等における電源電圧の検出に好適な電圧
検出回路に関する。

（従来の技術） 一般に、電池によって駆動される集積回路は電圧検出回
路を内蔵している場合が多い。その理由は、電源電圧か
一定の基準電圧以下になると集積回路か誤動作する恐れ
がありからである。このため、電圧検出回路によって電
源電圧が基準電圧以下になったことを検出し、この検出
出力で集積回路の動作を停止させる等の制御を行う必要
がある。

上記電圧検出回路で使用される基準電圧を形成する従来
の基準電圧回路を第１６図に示す。この基準電圧回路は
、文献ｒＩＥＥＥ　　ＪＯＵＲＮＡＬ　　ＯＦ　　５Ｏ
ＬＩＤ−８ＴＡＴＥ　　ＣＩＲＣＵＩＴ、ＶＯＬ、５Ｃ
−１４，Ｎ０、３．ＪＵＮＥ１９７９Ｊの第６５５頁な
いし第６５７頁に記載されているｒＡ　ＣＭＯ８Ｂａｎ
ｄｇａｐ　　Ｖｏｌｔａｇｅ　　ＲｅｆｅｒｅｎｃｅＪ
の第１図に図示されているものであり、以下、この基準
電圧回路について簡単に説明する。この回路は、４個の
ＭＯＳトランジスタＴ１〜Ｔ４と１個の抵抗素子Ｒ１と
からなる定電流回路で所定の基準電流を発生し、この定
電流回路で上記基準電流を流すことによって得られる一
定電圧をＭＯＳ）ランジスタＴ６のゲートバイアスとし
て供給することにより、上記定電流回路で発生される基
準電流に比例した一定電流を上記ＭＯＳトランジスタＴ
６に流し、さらに直列接続されている基準抵抗素子Ｒ２
及びダイオード接続されたバイポーラトランジスタＴ５
にこの一定電流を流すことにより、基準抵抗素子Ｒ２に
おける降下電圧と、バイポーラトランジスタＴ５のベー
ス、エミッタ間の順方向電圧との和によって基準電圧を
形成している。

上記基準電圧回路は、基準抵抗素子Ｒ２の降下電圧の温
度特性か正、バイポーラトランジスタＴ５のペース　エ
ミッタ間順方向電圧の温度特性が負であることを利用し
て、基準電圧の温度特性を非常に小さくすることが特徴
である。

（発明が解決しようとする課題） しかしなから、上記の基準電圧回路では、温度特性を非
常に小さくし、はぼ零にすることが目的であり、これを
実現するために回路定数に制約がある。このため、温度
特性がほぼ零となるような値の基準電圧でしか使用する
ことができない。従って、検出電圧の値が任意に設定で
きないという欠点がある。

また、上記の基準電圧回路を使用して電圧検出回路を構
成した場合には、検出電圧の任意の温度特性を得ること
ができないという欠点もある。

二の発明は上記のような事情を考慮してなされたもので
あり、その目的は、任意の温度特性及び値を持つ検出電
圧の設定を行うことができる電圧検出回路及びこれを備
えたＩＣカードを提供することにある。

［発明の構成］ （課題を解決するための手段） この発明の電圧検出回路は、第１の電源電圧と第２の電
源電圧との間に接続され、値が調整可能な基準電流を含
む基準電圧回路と、上記第１の電源電圧と第２の電源電
圧との間に接続され、第１の電源電圧と第２の電源電圧
とを分圧する分圧回路と、上記基準電圧回路で発生され
る基準電圧と上記分圧回路で発生される分圧電圧とを比
較する比較回路とを具備したことを特徴とする。

また、この発明のＩＣカードは、第１の電源電圧と第２
の電源電圧との間に接続され、値が調整可能な基準電流
回路を含む基準電圧回路、上記第１の電源電圧と第２の
電源電圧との間に接続され、第１の電源電圧と第２の電
源電圧とを分圧する分圧回路、及び上記基準電圧回路で
発生される基準電圧と上記分圧回路で発生される分圧電
圧とを比較する比較回路とが同一半導体チップ上に集積
された第１の集積回路と、上記第１の集積回路の電圧検
出信号に応じて動作が制御される第２の集積回路と、上
記第１及び第２の集積回路に対して上記第１の電源電圧
と第２の電源電圧とを供給する電池とを具備したことを
特徴とする。

（作用） この発明によれば、基準電圧回路に含まれる基準電流回
路の値を調整することにより、任意の温度特性を得るこ
とができる。しかも、上記基準電流回路の値を調整する
ことにより任意の検出電圧を設定することができる。

（実施例） 以下、図面を参照してこの発明を実施例により説明する
。

第１図はこの発明に係る電圧検出回路の一実施例による
概略的な構成を示す回路図である。正極性の電源電圧Ｖ
＋には、値Ｉ　ＲＢＰが調整可能な定電流回路１の一端
が接続されている。この定電流回路１の他端には、抵抗
値が調整可能な抵抗回路２の一端が接続されている。さ
らにこの抵抗回路２の他端と接地電圧との間にはダイオ
ード３が順方向に接続されている。そして、上記定電流
回路１、抵抗回路２及びダイオード３により基準電圧回
路４か構成されており、上記定電流回路１と抵抗回路２
との接続点に所定の基準電圧Ｖ　Ｒ１！Ｐが得られる。

また、上記電源電圧Ｖ４と接地電圧との間には２個の抵
抗素子５．６か直列接続されている。この２個の抵抗素
子５．６により分圧回路７が構成されており、この分圧
回路７は、電源電圧ｖ４の値を２個の抵抗素子５．６の
抵抗値に応じた分圧比で分圧するものであり、抵抗素子
５．６の接続点に所定の分圧電圧Ｖ　ＤＩＶが得られる
。

上記基準電圧回路４で得られた基準電圧Ｖ　ＲＥＦ及び
上記分圧回路７で得られた分圧電圧ＶＤＩｖは、電圧コ
ンパレータ８の非反転入力端子（＋）及び反転入力端子
（−）それぞれに供給される。二の電圧コンパレータ８
は両入力端子の大小関係に応じた論理信号を発生する。

さらに、この電圧コンパレータ８の論理出力はインバー
タ９によって反転され、検出信号ｖＨとして出力される
。

このような構成において、いま、検出信号Ｖ。

が“］”レベルになるような電源電圧Ｖ。の値をこの電
圧検出回路の検出電圧Ｖ　ｄｅｔとすると、第２図の特
性図に示すように、基準電圧Ｖ　ＲＥＰと分圧電圧Ｖ：
ｌ［Ｖとか等１−（゛ときの電源型、！’Ｅ　Ｖ。が検
出電圧Ｖ　ｄｅｔとなる。３すなわち、電源電圧Ｖ。が
検出電圧Ｖ　ｄｅｔよりも小さいときに検出信号Ｖ１．
ｌは“０”　レベルになり、検出電圧Ｖ　ｄｅｔを越え
ると検出信号ＶＨは“１”レベルに反転する。

上記実施例回路において、任意の設定温度０における定
電流回路１のＩ　ＲＥＦをＩえＥＦＯ、ダイオード３の
順方向電圧ＶＦをＶＦＱｓ基準電圧回路４の基準電圧Ｖ
　ＭＥＩ’をＶ　、ＥＦ、、また、分圧回路７内の抵抗
素′Ｆ５．６の値をＲＨ，ＲＬとすると、検出温度０に
おけろ検出電圧Ｖ　ｄｅＬゎ、は以下の式％式％ ）］ 検出電圧Ｖ　ｄｅｔの温度特性は、上記電圧Ｖｄｅｔｎ
を温度Ｔで微分する二とにより得られ、これは以下の式
で表され乙。

次にダイオ−Ｋ　ｑの温度特性に−）いて考えてみる。

第３図は、ダイオードに所定のＩ＜イアスミ流ＩＦを流
した状態で、温度Ｔを変化させたときの順方向電圧ＶＦ
の変化を示す特性図である。図示のようにダイオードは
−２〜−３ｍＶ／’Ｃ（図中のΔＶの値である）の温度
特性を持ち、上記２式中の　　　の値は物理定数的に決
定されるため、　Ｔ 非常に安定した特性を示す。

次に、上記２式を変形し、次の３式を得る。

次に抵抗素子５．６の温度特性について考えてみる。普
通、集積回路内の抵抗素子は低濃度の不純物拡散法もし
くはイオン注入法によって製造されており、これらの方
法によって製造された抵抗素子の温度特性も含めた抵抗
値Ｒは次式で表現される。

ここで、ρ０はいわゆるシート抵抗と呼ばれる抵抗素子
の面積抵抗であり普通は１〜８にΩ／口、Ｌは抵抗素子
の長さ及びＷは幅であり、ＫＴは抵抗素子の温度変化の
係数であり、普通は＋０．　１〜＋１％／℃である。

次に上記４式を用いて、上記３式中の抵抗の温ｅＲＲｐ
、ｐ 次に基準電流の温度特性を求めてみる。ここで、定電流
回路１として前記第１６図と同様の構成の９１　Ｒａｐ
。

ま、Ｔｏ＝３００°にとすると、Ｔｏ＞３．３％／℃で
あれば負の温度特性に、Ｔｏ＜３．３％／℃であれば正
の温度特性になる。

Ｉ　　ＲＥＦＯ 係を前記３式に代入すると、次の６式か得られる。

ここで、第４図の特性図に示すように、前記１式は設定
温度０における検出電圧Ｖｄｅｔｏを示し、上記６式は
この点を通る温度特性を示す。従って、所望する温度特
性及び値を持つ検出電圧の設定を行うには、上記１式と
６式を連立させて所望する特性を満足する分圧回路７に
おける分圧比る降下電圧ＲＲＥＦＯ・Ｉ　ＲＥＦＯを得
ることができる。

所望する検出電圧Ｖ　ｄｅｔ　　とその温度特性決定し
、さらに上記８式によりＲＲＥＦＯ”　Ｉ　Ｒオ。を決
定することができる。

ここで注意すべきことは、ＲＲＥＰ。・Ｉ　ＲＥＦ。以
外は、所望する特性と分圧比及びダイオードの特性であ
るが、分圧比及びダイオード特性は製造ばらつきが極め
て少なく、非常に安定したものが集積回路上で容品に実
現できることである。しかしながら、定電流回路１を構
成するＭＯＳ）ランジスタの特性のばらつき、非対称性
、抵抗回路２を抵抗素子で構成した場合のシート抵抗ρ
。のばらつき等に影響され、ＲＲＥＦ。・Ｉ　ＲＥＦＯ
の値は大きくばらつく恐れかある。しかし、この実施例
回路の場合には、定電流回路１及び抵抗回路２共にそれ
ぞれの値が調整可能にされているので、容易に目標とな
る値に設定することができる。

次に具体的な数値を用いて、上記各回路の設定状態を説
明する。

一般に、ＩＣカードに用いられる集積回路は電気的書き
込み、消去が可能なプログラマブル・メモリ（Ｅ２　Ｆ
ＲＯＭ）を内蔵している。そして、このＥ２ＦＲＯＭ内
の内部回路からの制約で、電源電圧がある値以下になっ
た場合には正常な動作が期待できなくなるため、特定の
電源電圧Ｖ　ｄｅｔを検出し、書き込み動作を禁止させ
る必要がある。

また、ＩＣカードに内蔵された電池は、その出力電圧値
か温度に依存し、所定の温度傾斜を持つため、検出電圧
Ｖ　ｄｅｔの温度特性もこれに合わせることが要求され
る。いま、Ｖｄｅｔ　ｏ　＝　２．　５　Ｖ。

温度特性として＋３．３ｍＶ／’Ｃが要求され、集積回
路内に寄生しているダイオードの特性が、順方向電圧Ｖ
ｐｏ””　０．　６５　Ｖ　（順方向バイアー２、Ｏｍ
　Ｖ　／　’Ｃとすると、分圧比りは上記７式一方、抵
抗回路２における降下電圧ＲＲＥＰ。・Ｉ　ＲＥＦｏの
値は上記８式より、 ＲＲ６，。・Ｉ　ＲＥＦＯ−２，５Ｘ　Ｏ，８２８０，
６５−１，４２（Ｖ）・・・１０ となる。製造上のばらつきにより上記ＲＲＥＰＯ・Ｉ　
ＲＥＰＯの値が変動しても、その値がちょうど１．４２
Ｖとなるように抵抗回路２において抵抗値の調整を行う
ようにすれば、検出電圧の値とその温度特性を同時に満
足させることができる。

いま、定電流回路１の値が設定値に対して数分の−から
数倍の範囲で変動し、もしくは抵抗回路２におけるシー
ト抵抗の値が設定値に対して±３０％変動すると仮定し
ても、基準電流の調整範囲を例えば４通り（相対値で１
．２，４．６）、抵抗回路２における抵抗値の調整範囲
を例えばしておけば、十分な精度で目標値に適合するに
調整を行うことができる。なおかつ、この場合の調整に
必要なディジタル信号のビット数は８ビツトであり、マ
イクロコンピュータを主体とするＩＣカート用集積回路
においては非常に取扱い易いビット数である。

また、上記実施例回路において、検出電圧とその温度特
性の設定範囲は、ダイオード３の特性が製造プロセスに
依存して決定されるため、Ｖｄｅｔ＞Ｖｐ等の制約を受
ける。しかし、０．８＜３０ｍＶ／℃程度の、通常用い
られる範囲では十分に設定可能である。

次に上記実施例回路を実際に集積回路化するときの各回
路の具体的な構成について説明する。

上記定電流回路１は、内部で所定の基準電流を発生し、
この基準電流に応した一定電圧を発生する定電圧発生回
路と、この定電圧発生回路で得られる一定電圧が供給さ
れ、複数ビットのディジタル信号に応じた値の電流を発
生する電流調整回路とから構成されている。第５図（ａ
）〜（ｄ）はそれぞれ上記定電圧発生回路の具体的な回
路図である。

第５図（ａ）の定電圧発生回路は、各ソースが正極性の
電源電圧■。に共通に接続され、ゲートか互いに接続さ
れた２個のＰチャネルのＭＯＳトランジスタＩＬ　１２
からなるカレントミラー回路１３と、上記ＭＯＳトラン
ジスタ１１のドレインに一端が接続された電流値設定用
の抵抗素子１４と、この抵抗素子１４の他端にドレイン
が、上記ＭＯ３Ｉ−ランジスタ１１のドレインにゲート
がそれぞれ接続され、ソースが接地電圧に接続されたＮ
チャネルのＭＯＳトランジスタ１５と、上記ＭＯＳトラ
ンジスタ１２のドレインにドレインが、上記抵抗素子１
４の他端にゲートがそれぞれ接続され、ソースが接地電
圧に接続されたＮチャネルのＭＯＳトランジスタ１６と
から構成されている。このような構成の回路では、抵抗
素子１４の値に応じて上記カレントミラー回路１３の電
流値か設定され、この電流値と等しい値の電流がＮチャ
ネルのＭＯＳトランジスタ１６に流れる。そして、ＭＯ
Ｓトランジスタ１２．１６のゲート電圧がＰチャネル側
及びＮチャネル側のゲートバイアス電圧ＶＢＩＡＳＰ　
％　ＶＢＩＡＳＮとして出力される。

第５図（ｂ）の定電圧発生回路は、上記第５図（ａ）中
のカレントミラー回路をＮチャネルのＭＯＳトランジス
タを用いて構成するようにしたものである。すなわち、
この回路は、各ソースか接地電圧に共通に接続され、ゲ
ートが互いに接続された２個のＮチャネルのＭＯＳトラ
ンジスタ１１’　　１２’からなるカレントミラー回路
１３′　と、上記ＭＯＳトランジスタ１１′のドレイン
に一端が接続された電流値設定用の抵抗素子１４と、こ
の抵抗素子１４の他端にドレインが、上記ＭＯＳトラン
ジスタ１１′のドレインにゲートがそれぞれ接続され、
ソースが電源電圧Ｖ＋に接続されたＰチャネルのＭＯＳ
トランジスタ１５′　と、上記ＭＯＳトランジスタ１２
′　のドレインにドレインが、上記抵抗素子１４の他端
にゲートがそれぞれ接続され、ソースが電源電圧■。に
接続されたＰチャネルのＭＯＳトランジスタ１６′　と
から構成されている。

このような構成の回路でも、抵抗素子１４の値に応じて
上記カレントミラー回路１３′の電流値が設定され、こ
の電流値に比例した電流がＰチャネルのＭＯＳトランジ
スタ１６′　に流れる。そして、上記ＭＯ３）ランジス
タ１Ｂ’　　１２’のゲート電圧がＰチャネル側及びＮ
チャネル側のゲートバイアス電圧Ｖ　ＢＩＡＳＰ　、Ｖ
　ＢＩＡＳＮとシテ出力すレル。

第５図（ｃ）の定電圧発生回路は、各ソースが電源電圧
Ｖ＋に共通に接続され、ゲートが互いに接続された２個
のＰチャネルのＭＯＳ）ランジスタ２１．２２からなる
カレントミラー回路２３と、ドレインが上記ＭＯ５）ラ
ンジスタ２１．２２ドレインにそれぞれ接続され、ゲー
トが互いに接続された２個のＮチャネルのＭＯＳ）ラン
ジスタ２４．２５からなるカレントミラー回路２６と、
上記ＭＯＳ）ランジスタ２４のソースと接地電圧との間
に接続された電流値設定用の抵抗素子２７とから構成さ
れている。

なお、ＭＯＳトランジスタ２５のソースは接地電圧に直
接に接続されている。このような構成の回路では、抵抗
素子２７の値に応じて上記２個のカレントミラー回路２
３．２６の電流値が同値に設定される。

そして、ＭＯ５Ｉ−ランジスタ２２．２５のゲート電圧
がＰチャネル側及びＮチャネル側のゲートバイアス電圧
ｖＢＩＡＳＰ　、ＶＢＩＡＳＮとして出力される。

第５図（ｄ）の定電圧発生回路は、上記第５図（Ｃ）中
のカレントミラー回路をチャネル型がそれぞれ反対型の
ＭＯＳトランジスタを用いて構成するようにしたもので
ある。すなわち、この回路は、各ソースが接地電圧に共
通に接続され、ゲートが互いに接続された２個のＮチャ
ネルのＭＯＳトランジスタ２１′、２２′からなるカレ
ントミラー回路２３′　と、ドレインが上記ＭＯＳトラ
ンジスタ２１’　、２２’のドレインにそれぞれ接続さ
れ、ゲートが互いに接続された２個のＰチャネルのＭＯ
Ｓトランジスタ２４′、２５′からなるカレントミラー
回路２６′　と、上記ＭＯＳトランジスタ２４′のソ−
スと電源電圧Ｖ４との間に接続された電流値設定用の抵
抗素子２７とから構成されている。なお、ＭＯＳトラン
ジスタ２５′のソースは電源電圧Ｖ＋に直接に接続され
ている。このような構成の回路でも、抵抗素子２７の値
に応じて上記２個のカレントミラー回路２３’　、２Ｂ
’　の電流値か同値に設定され、ＭＯＳトランジスタ２
５′、２２′のゲート電圧かＰチャネル側及びＮチャネ
ル側のゲートバイアス電圧Ｖ　ＲＩＡＳＰ　、Ｖ　ＢＩ
ＡＳＮとして出力される。

第６図（ａ）、（ｂ）はそれぞれ上記定電流回路１内の
電流調整回路の具体的な回路図である。

第６図（ａ）の電流調整回路は、前記第５図（ａ）〜（
ｄ）のいずれか一つの定電圧発生回路から出力されるＰ
チャネル側のゲートバイアス電圧Ｖ　ＢＩＡＳＰと、４
通りの制御信号を受け、前記のように相対値で１．２，
４．６の値を持つ４通りの１１流を発生するものである
。この回路は電源電圧Ｖ＋と出力電流を得る。ノード３
０との間に直列接続節されたそれぞれ２個のＰチャネル
のＭＯＳトランジスタ３１と３２．３３と３４．３５と
３６．３７と３８とから構成されており、上記直列接続
された各一方のＭＯＳトランジスタ３１．３３．３５．
３７のゲートにはゲートバイアス電圧Ｖ　ＢＩＡＳＰか
並列に供給され、各他方のＭＯＳ）ランジスタ３２．３
４．３８．３８のゲートには４通りの各制御信号か供給
される。そして、直列接続された上記各２個の素子寸法
は、ＭＯＳトランジスタ３１．３２それぞれを「１」と
すると、３３と３４か共にｒｌＪ、３５と３６か共に「
２」、３７と３８が共に「２」となるように設定されて
いる。

この回路において、ＭＯＳトランジスタ３２のゲートに
供給される制御信号か“Ｏ”レベルにされると、このＭ
ＯＳトランジスタ３２がオンし、ＭＯＳトランジスタ３
１．３２を介して電源電圧■やからノード３０に対し、
前記「１」の値の電流か供給される。また、ＭＯＳトラ
ンジスタ３２．３４の各ゲートに供給される制御信号が
共に“０”レベルにされた場合には、ＭＯＳトランジス
タ３２．３４か共にオンし、ノード３０には前記「２」
の値の電流が供給される。以下同様に、各ゲートに供給
料される制御信号が選択的に“Ｏ″レベルされることに
より、ＭＯＳ）ランジスタ３２．３４．３６．３８が選
択的にオン状態にされ、それぞれの素子寸法に応じた値
の電流がノード３０に対して供給される。

第６図（ｂ）の電流調整回路は、上記第６図（ａ）の回
路におけるＰチャネルのＭＯＳトランジスタの代りに、
ＮチャネルのＭＯＳトランジスタを用いるようにしたも
のである。なお、第６図（ａ）と対応する箇所にはその
符号の末尾に「′」を付してその詳細な説明は省略する
。なお、この回路の場合、前記第５図（ａ）〜（ｄ）の
いずれか一つの定電圧発生回路から出力されるＮチャネ
ル側のゲートバイアス電圧ＶＢＩＡＳＮがＭＯＳトラン
ジスタ３１’　、３Ｂ’　、３５’　、３７’の各ゲー
トに並列に供給される点のみが第６図（ａ）と異なって
いる。

第７図（ａ）は前記基準電圧回路４内の抵抗回路２及び
ダイオード３の具体的な構成を示す回路図である。前記
ダイオード３はＣＭＯＳプロセスによって寄生的に形成
されるＰＮＰ型バイポーラトランジスタ４０を用いて構
成されており、そのベースＢ、コレクタＣが共に接地電
圧に接続されて使用される。なお、このバイポーラトラ
ンジスタ４０の素子断面図を第８図（ａ）に示す。さら
に前記抵抗回路２は、前記定電流回路１と上記バイポー
ラトランジスタ４０のエミッタとの間に直列接続された
複数個の抵抗素子４１．・・・と、これら抵抗素子の各
直列接続点と上記バイポーラトランジスタ４０のエミッ
タとの間に並列的に接続された複数個のスイッチ用のＮ
チャネルのＭＯＳトランジスタ４２．・・・とから構成
されている。そして、上記ＭＯＳトランジスタ４２．・
・・の各ゲートには複数の制御信号のそれぞれが供給さ
れる。

この回路では、複数の制御信号に応じて上記ＭＯＳ）ラ
ンジスタ４２．・・・が選択的にオン、オフ制御される
ことにより、抵抗回路２内で直列接続されている抵抗素
子４１．・・・の個数が選択され、その個数に応じた降
下電圧が抵抗回路２の両端間に得られるものである。

第７図（ｂ）は前記基準電圧回路４内の抵抗回路２及び
ダイオード３の他の具体的な構成を示す回路図である。

この回路は、ＣＭ　ＯＳプロセスによって寄生的に形成
されるＰＮＰ型バイポーラトランジスタ４０′を用いて
構成されており、そのベースＢ、コレクタＣが共に電源
電圧Ｖ＋に接続されて使用される。さらにこの回路では
、上記スイッチ用のＮチャネルのＭＯＳトランジスタ４
２　１．。

の代りにＰチャネルのＭＯＳトランジスタ４２′・・・
を用いるようにしている。なお、上記バイポーラトラン
ジスタ４０′の素子断面図を第８図（ｂ）に示す。

第９図（ａ）、（ｂ）、（ｃ）はそれぞれ前記分圧回路
７の具体的な構成を示す回路図である。

第９図（ａ）の分圧回路においては、電源電圧Ｖ＋と接
地電圧との間に複数個の抵抗素子５１．・・・を直列接
続し、これら抵抗素子の各直列接続点に発生するそれぞ
れ値が異なる電圧を複数個のスイッチ素子５２．・・・
を選択的にオンさせることにより分圧電圧ＶＤＩｖとし
て取り出すようにしたものである。この場合、前記抵抗
素子Ｒ，及びＲ５それぞれの値は、選択的にオン状態に
されたスイッチ素子５２を境にして、電源電圧Ｖ。側に
存在している全ての抵抗素子５１の抵抗値の和及び接地
電圧側に存在している全ての抵抗素子５１の抵抗値の和
に相当している。

一方、第９図（ｂ）及び（ｃ）の分圧回路ではそれぞれ
、電源電圧Ｖ。と接地電圧との間に複数個の抵抗素子５
１．・・・を直列接続し、さらにこれら抵抗素子の各直
列接続点に複数個のスイッチ素子５２゜・・・の各一端
を接続し、これらスイッチ素子５２．・・・の各他端に
所定の電圧を供給し、これらスイッチ素子５２．・・を
選択的にオンさせることにより値が異なる分圧電圧Ｖ　
ＤＩＶを取り出すようにしたものである。

第１０図（ａ）、（ｂ）はそれぞれ、基準電圧Ｖ　ＲＥ
Ｆと分圧電圧ＶＤＩｖとを比較する前記電圧コンパレー
タ８の具体的な構成を示す回路図である。

第１０図（ａ）の回路は、ゲートに前記第５図の回路で
発生されるＮチャネル側のゲートバイアス電圧Ｖ　ＢＩ
ＡＳＮが供給される電流源用のＮチャネルのＭＯＳトラ
ンジスタ６１、ソースが共通に接続され、各ゲートに上
記基準電圧Ｖ　ＲＥＰもしくは分圧電圧Ｖ　ＤＩＶが供
給される２個のＮチャネルのＭＯＳ）ランジスタロ２．
６３からなる差動対６４．２個のＰチャネルのＭＯＳト
ランジスタ６５．６Ｂからなり、上記差動対６４の負荷
となるカレントミラー回路６７を備えた差動増幅段６８
と、ゲートに上記ゲートバイアス電圧Ｖ　Ｂ　Ｈ＾ＳＮ
が供給される電流源用のＮチャネルのＭＯＳトランジス
タ６９及び上記差動増幅段６８の出力がゲートに供給さ
れるＰチャネルのＭＯＳ）ランジスタフ０からなる出力
段７１とから構成された周知のものである。

また、第１０図（ｂ）の回路は、上記第１０図（ａ）の
回路におけるＰチャネルのＭＯＳトランジスタの代りに
ＮチャネルのＭＯＳトランジスタを、ＮチャネルのＭＯ
Ｓ）ランジスタの代りにＰチャネルのＭＯＳトランジス
タをそれぞれ用いるようにしたものである。なお、第１
０図（ａ）と対応する箇所にはその符号の末尾に「′」
を付してその詳細な説明は省略する。なお、この回路の
場合、ＰチャネルのＭＯＳトランジスタ８１’　、６９
の各ゲートには、前記第５図の回路で発生されるＰチャ
ネル側のゲートバイアス電圧ＶＢｔ＾ｓｐが供給される
。

第１１図は上記第５図ないし第１０図の具体的回路を用
いて、前記第１図の実施例回路を実際に集積化する際の
全体の構成を示す詳細図である。

図において、ＩＡは前記定電流回路１内の定電圧発生回
路である。この定電圧発生回路ＩＡは基本的には前記第
５図（ａ）と同様の構成のものであるが、この基本回路
に対し、スタンバイ機能とコンデンサ・キック機能とが
付加されている。

すなわち、Ｐチャネル側のゲートバイアス電圧ＶＢ１八
ＳＰが得られる前記ＭＯＳトランジスタ１２のゲート及
びドレインの接続点と電源電圧Ｖ＋との間にはＰチャネ
ルのＭＯＳトランジスタ１７が、Ｎチャネル側のゲート
バイアス電圧Ｖ　ＢＩＡＳＮが得られる前記ＭＯＳトラ
ンジスタ１６のゲート及びドレインの接続点と接地電圧
との間にはＮチャネルのＭＯＳ）ランジスタ１８がそれ
ぞれ接続されている。

そして、上記一方のＭＯＳトランジスタ１８のゲートに
はスタンバイ制御信号ＯＰか供給され、他方のＭＯＳト
ランジスタ１７のゲートにはこのスタンバイ制御信号Ｏ
Ｐが奇数個のインバータ１９．・・・を直列に介して供
給される。さらに前記ＭＯＳトランジスタ１２．１６の
共通ドレインにはコンデンサ２０の一端が接続されてお
り、このコンデンサ２０の他端にはスタンバイ制御信号
ＯＰが偶数個のインバータ１９．・・を介して供給され
る。

このような構成の回路では、スタンバイ制御信号−か子
が“１“レベルのとき、ＭＯＳ）ランジスタ１８．１７
が共にオンし、Ｐチャネル側のゲートバイアス電圧ＶＢ
ＩＡｓＰは電源電圧Ｖ＋に、Ｎチャネル側のゲートバイ
アス電圧Ｖ　ＢＩＡＳＮはＯＶの接地電圧にそれぞれ設
定され、スタンバイ状態になる。

スタンバイ制御信号ＯＰが“１”レベルから″０″レベ
ルに反転すると、上記ＭＯＳｌ−ランジスタ１８．１７
か共にオフし、さらにコンデンサ２０を介してＭＯ３Ｉ
−ランジスタ１２．１６の共通ドレインが強制的に“０
ルベルに引き下げられる。

第１１図中のＩＢは前記定電流回路１内の定電圧発生回
路である。この定電圧発生回路１Ｂは基本的には前記第
６図（ａ）と同様の構成のものであるが、この基本回路
に対し、スタンバイ機能とディジタル信号のデコード機
能とか付加されている。

この回路の動作は、スタンバイ制御信号０ＰＯＰと２ビ
ツトのディジタル信号Ｂ６．Ｂ７とから制御されるよう
になっている。上記スタンバイ制御信号ＯＰは前記ＭＯ
Ｓトランジスタ３２のゲートに供給される。上記２ビツ
トのディジタル信号Ｂ６．Ｂ７はＯＲゲート８１に並列
に供給される。

このＯＲゲート８１の出力はスタンバイ制御信号ＯＰと
共にＮＡＮＤゲート８２に供給され、このＮＡＮＤゲー
ト８２の出力は前記ＭＯＳトランジスタ３４のゲートに
供給される。上記一方のディジタル信号Ｂ７はスタンバ
イ制御信号ＯＰと共にＮＡＮＤゲート８３に供給され、
このＮ　Ａ　Ｎ　Ｄ　８３の出力は前記ＭＯＳトランジ
スタ３４のゲートに供給される。さらに２ビツトのディ
ジタル信号Ｂ６゜Ｂ７はＡＮＤゲート８４に並列に供給
される。このＡＮＤゲート８４の出力はスタンバイ制御
信号ＯＰと共にＮＡＮＤゲート８５に供給され、このＮ
　Ａ　Ｎ　Ｄ　８５の出力は前記ＭＯ８）ランジスタ３
８のゲートに供給される。

このような構成の回路では、スタンバイ制御信号ＯＰか
“１″レベル、ＯＰが０”レベルのときに動作し、ノー
ド３０に所定の電流が流れる。いま、２ビツトのディジ
タル信号Ｂ６．Ｂ７が共に“０“レベルのときはＭＯＳ
トランジスタ３２がオンし、ノード３０には前記「１」
に相当する電流が流れる。また、２ビツトのディジタル
信号Ｂ６゜Ｂ７のうち下位桁の信号Ｂ６が″１″レベル
のときは、ＮＡＮＤゲート８２の出力が“０”レベルと
なり、ＭＯＳトランジスタ３４がオンする。従って、こ
のときは２個のＭＯＳトランジスタ３２．３４が共にオ
ン状態になり、ノード３０には前記「２」に相当する電
流が流れる。また、上位桁の信号Ｂ７が“１”レベルの
ときは、ＮＡＮＤゲート８３の出力が“０”レベルとな
り、ＭＯＳトランジスタ３６がオンする。従って、この
ときは３個のＭＯＳトランジスタ３２．３４．３６が共
にオン状態になり、ノード３０には前記「４」に相当す
る電流が流れる。さらに、２ビツトのディジタル信号Ｂ
６．Ｂ７が共に“１″ルベルのときは、ＮＡＮＤゲート
８５の出力が“０″レベルとなり、ＭＯＳトランジスタ
３８がオンする。従って、このときは４個のＭＯＳトラ
ンジスタ３２．３４．３６．３８が共にオン状態になり
、ノード３０には前記「６」に相当する電流が流れる。

第１１図中の抵抗回路２は、基本的には前記第７図（ａ
）と同様の構成のものであるが、この基本回路に対して
スタンバイ機能とディジタル信号のデコード機能とが付
加されている。これらの機能はスタンバイ制御信号ＯＰ
と６ビツトのディジタル信号ＢＯ−Ｂ５．ＢＯ〜Ｂ５に
基づいて制御される。

すなわち、前記スイッチ用のＮチャネルのＭＯＳトラン
ジスタ４２のゲートには複数個のＮＯＲゲート４３の各
出力が並列に供給されるようになっている。これらＮＯ
Ｒゲート４３の各一方入力端子と電源電圧Ｖ＋との間に
は、上記スタンバイ制御信号ＯＰに基づいて制御される
充電用の複数個の各ＰチャネルのＭＯＳトランジスタ４
４が接続されている。さらに、上記ＮＯＲゲート４３の
各一方入力端子と接地電圧との間には、上記６ピッ６個
のＮチャネルのＭＯＳトランジスタ４５．・・・が直列
に接続されている。また、上記ＮＯＲゲート４３の各他
方入力端子にはスタンバイ制御信号ＯＰが並列に供給さ
れる。

この回路では、スタンバイ制御信号ＯＰが“０”レベル
のときに各ＭＯＳトランジスタ４４がオンし、上記ＮＯ
Ｒゲート４３の各一方入力端子が“１”レベル、すなわ
ち電源電圧Ｖ＋に充電される。このとき、上記ＮＯＲゲ
ート４３の各他方入力端子は信号ＯＰにより“０″レベ
ルにされている。この状態のとき、６ビツトのディジタ
ル信号ＢＯ〜Ｂ５゜ＢＯ〜Ｂ５の論理状態に応して、上
記直列接続されている６個のＭＯＳ）ランジスタ４５．
・・・のいずれか１組が全てオン状態になると、これら
のＭＯ３Ｉ−ランジスタを介して１個のＮＯＲゲート４
３の一方入力端子が“０”レベルに放電され、このＮＯ
Ｒゲート４３の出力のみが“１”レベルとなる。すると
、このＮＯＲゲート４３の出力が供給される前記スイッ
チ用のＭＯ３Ｉ−ランジスタ４２が選択的にオンし、前
記複数個の抵抗素子４１の個数が決定される。

第１１図中のダイオード３は、基本的には前記第７図（
ａ）中のものと同様にＰＮＰ型のバイポーラトランジス
タを用いて構成されたものであるが、この基本回路に対
してさらにスタンバイ機能が付加されている。このダイ
オード３を構成するバイポーラトランジスタのエミッタ
、コレクタ間に並列にＮチャネルのＭＯＳトランジスタ
４６が接続されており、このＭＯＳトランジスタ４６の
ゲートにはスタンバイ制御信号ＯＰが供給されている。

この回路では、スタンバイ制御信号ＯＰが“１“レベル
のときにスタンバイ状態となる。すなわち、このスタン
バイ状態のときは、ＭＯＳトランジスタ４６がオンし、
ダイオード３の両端が短絡される。

しかし、スタンバイ制御信号ＯＰが“０”レベルのとき
はＭＯＳ）ランジスタ４６がオフし、ダイオード３は所
定の順方向電圧を発生する。

第１１図中の前記分圧回路７は、基本的には前記第１図
のものと同様に抵抗素子５．６を用いて構成されたもの
であるが、この基本回路に対してさらにスタンバイ機能
が付加されている。すなわち、前記抵抗素子５に対して
、ゲートにスタンバイ制御信号ＯＰが供給さ、れている
ＰチャネルのＭＯＳ）ランジスタ４７が直列に接続され
ている。

この回路では、スタンバイ制御信号ＯＰか“１″レベル
のときにＭＯＳ）ランジスタ４７がオフし、スタンバイ
状態となあ。

第１１図中の電圧コンパレータ８は、基本的には前記第
１０図（ａ）のものと同様に構成されているが、この基
本回路に対してさらにスタンバイ機能か付加されている
。すなわち、この回路では前記出力段７１のＭＯＳ）ラ
ンジスタフ０のゲートと電源電圧Ｖ＋との間にＰチャネ
ルのＭＯＳトランジスタ９１か、この出力段７１の論理
信号の出力端と接地電圧との間にＮチャネルのＭＯＳト
ランジスタ９２がそれぞれ接続され、一方のＭＯＳ）ラ
ンジスタ９１のゲートにはスタンバイ制御信号ｏＰが、
他方のＭＯＳトランジスタ９２のゲートにはスタンバイ
制御信号ＯＰがそれぞれ供給される。このような構成に
おいて、スタンバイ制御信号ＯＰが“０”レベル、ＯＰ
か″１ルベルのスタンバイ状態のときは上記両ＭＯＳト
ランジスタ９１．９２がオン状態になり、論理出力信号
は入力にががゎらずに“０”レベルとなる。

第１１図では前記インバータ９は図示のようにＰチャネ
ルのＭＯＳトランジスタ９３とＮチャネルのＭＯＳ）ラ
ンジスタ９４とからなるＣＭＯＳインバータで構成され
ている。　第１２図は上記第５図ないし第１０図の具体
的回路を用いて、前記第１図の実施例回路を実際に集積
化する際の、上記第１１図とは異なる全体の構成を示す
詳細図である。

この詳細回路は、前記抵抗回路２をスタンバイ制御信号
ＯＰと４ビツトのディジタル信号ＢＯ〜Ｂ３．ＢＯ〜Ｂ
３に基づいて制御し、かつ前記分圧回路７をスタンバイ
制御信号ＯＰと２ビツトのディジタル信号Ｂ４、Ｂ５．
Ｂ４、Ｂ５に基づいて制御するようにしたものである。

すなわち、前記抵抗回路２ては、前記ＮＯＲゲート４３
の各他方入力端子と接地電圧との間には、上記４ビツト
のディジタル信号ＢＯ〜Ｂ３．ＢＯ〜Ｂ３の組み合わ信
号のそれぞれが各ゲートに供給される各４個のＮチャネ
ルのＭＯＳランジスタ４５、・・・が直列に接続されて
いる。

一方、前記分圧回路７は、基本的には前記第９図（ａ）
の原理のものを使用しているが、この基本回路に対して
さらにスタンバイ機能とディジタル信号のデコード機能
とが付加されている。すなわち、この分圧回路７では、
前記スイッチ素子５２がＮチャネルのＭＯＳトランジス
タ５３で構成されており、これらのＭＯＳトランジスタ
５３のゲートには複数個のＮＯＲゲート５４の各出力が
並列に供給されるようになっている。これらＮＯＲゲー
ト５４の各一方入力端子と電源電圧Ｖ＋との間には、前
記スタンバイ制御信号ＯＰに基づいて制御される充電用
の複数個の各ＰチャネルのＭＯＳトランジスタ５５か接
続されている。さらに、上記ＮＯＲゲート５４の各一方
入力端子と接地電圧との間には、給される各２個のＮチ
ャネルのＭＯＳトランジスタ５６．・・・が直列に接続
されている。また、上記ＮＯＲゲート５４の各他方入力
端子にはスタンバイ制御信号ＯＰが並列に供給される。

さらに、抵抗素子５１の終端と接地電圧との間には、ゲ
ートにインバータ５７を介してスタンバイ制御信号ＯＰ
が供給されるＮチャネルのＭＯＳ）ランジスタ５８が接
続されている。

この回路では、スタンバイ制御信号ＯＰが“０″レベル
のときにＭＯＳトランジスタ５８がオンし、直列接続さ
れた複数個の抵抗素子５１に電流が流れる。また、この
スタンバイ制御信号ＯＰが″０″レベルのときは各ＭＯ
Ｓトランジスタ５５がオンし、上記ＮＯＲゲート５４の
各一方入力端子が“１″レベル、すなわち電源電圧Ｖ４
に充電される。このとき、上記ＮＯＲゲート５４の各他
方入力端子は信号ＯＰにより“０″レベルにされている
。この状態のとき、２ビツトのディジタル信号Ｂ４．Ｂ
５゜Ｂ４、Ｂ５の論理状態に応じて、上記直列接続され
ている２個のＭＯＳ）ランジスタ５６．・・・のいずれ
か１組が全てオン状態になると、これらのＭＯＳ）ラン
ジスタを介して１個のＮＯＲゲート５４の一方人〉、端
子が“Ｏ”レベルに放電され、このＮＯＲゲート４３の
出力のみが“１”レベルとなる。すると、このＮＯＲゲ
ート５４の出力が供給される前記スイッチ用のＭＯＳト
ランジスタ５３が選択的にオンし、前記複数個の抵抗素
子５１の任意の接続点の電圧が分圧電圧として取り出さ
れる。

第１３図はこの発明の応用例の構成を示すブロック図で
あり、この発明の電圧検出回路をＩＣカードに応用した
ものである。図において、１００は上記第１１図もしく
は第１２図に示すような電圧検出回路が１チツプ上に集
積化された電圧検出回路用集積回路である。この電圧検
出回路用集積回路１００で発生される検出信号（前記Ｖ
Ｈ）は、ホールド信号として演算用集積回路１１０に供
給される。なお、上記画集積回路１００．１１０には電
池１３０から電源電圧が供給されている。また、上記電
圧検出回路用集積回路＋００で使用される前記８ビツト
のディジタル信号ＢＯ−Ｂ７、ＢＯ〜Ｂ７は、外部に設
けられたスイッチ回路１４０によって設定される。

前記のように、ＩＣカードでは、演算用集積回路１１Ｏ
にＥ２ＰＲＯＭが内蔵されており、このＢ２　ＦＲＯＭ
の内部回路からの制約により、電源電圧がある値以下に
なると、正常な動作が期待できなくなる。このため、上
だの応用例のように、ＩＣカード内に電圧検出回路が構
成された集積回路を設け、この集積回路によって電池の
出力電圧を検出し、この検出信号によって演算用集積回
路にホールドをかけることにより、Ｅ２ＦＲＯＭの誤書
き込みの発生を防止することができる。また、ＩＣカー
ドに内蔵された上記電池１３０は、その出力電圧が温度
に依存して変化するため、上記のように検出電圧の温度
特性か変えられる電圧検出回路を使用することにより、
検出の信頼性か向上する。

第１４図はこの発明の他の応用例の構成を示すブロック
図であり、この発明の電圧検出回路をＩＣカードに応用
したものである。この応用例では、上記電圧検出回路用
集積回路１００で使用される前記８ビツトのディジタル
信号ＢＯ〜Ｂ７、ＢＯ〜Ｂ７を、メモリ１４０の記憶デ
ータとして電圧検出回路用集積回路１００に供給するよ
うにしたものである。なお、このメモリ１４０は電圧検
出回路用集積回路１００、もしくは演算用集積回路１１
０に内蔵されたものを使用するようにしてもよい。

第１５図はこの発明のさらに他の応用例の構成を示す回
路図である。この応用例回路は、前記第１図の実施例回
路において、定電流回路１及び分圧回路７内の抵抗素子
５を電源電圧Ｖ＋に接続する代わりに、前記電圧コンパ
レータ８の出力がゲートに供給されるＰチャネルのＭＯ
Ｓトランジスタ１０を介して電源電圧■。に接続するこ
とにより、任意の値で任意の温度特性を持った定電圧出
力を得るようにしたものである。

［発明の効果コ 以上説明したようにこの発明によれば、任意の温度特性
及び値を持つ検出電圧の設定を行うことができる電圧検
出回路及びこれを備えたＩＣカードを提供することがで
きる。

【図面の簡単な説明】

第１図はこの発明に係る電圧検出回路の一実施例による
概略的な構成を示す回路図、第２図は上記実施例回路に
おける基準電圧、分圧電圧、電源電圧及び検出電圧との
関係を示す特性図、第３図は上記実施例回路で使用され
るダイオードの特性図、第４図は上記実施例回路の温度
特性図、第５図ないし第１０図はそれぞれ上記実施例回
路の各回路の詳細な構成を示す回路図、第１１図及び第
１２図はそれぞれ上記第１図の実施例回路を詳細に示す
回路図、第１３図及び第１４図はそれぞれこの発明の応
用例の構成を示すブロック図、第１５図はこの発明の他
の応用例の構成を示す回路図、第１６図は従来の基準電
圧回路の回路図である。 １・・・定電流回路、２・・・抵抗回路、３・・・ダイ
オード、４・・・基準電圧回路、５，６・・・抵抗素子
、７・・・分圧回路、８・・・電圧コンパレータ、９・
・・インバータ。 出願人代理人　弁理士　鈴江武彦 ■ 第１図 第２図 幻ＩＦ 第３ 図 第 図 （ａ） （ａ） （ｃ） （ｂ） 第 図 （ｂ） （ｄ） （ａ） （ｂ） 第８図 第１０図

Claims (13)

【特許請求の範囲】
1. （１）第１の電源電圧と第２の電源電圧との間に接続さ
   れ、値が調整可能な基準電流を含む基準電圧回路と、上
   記第１の電源電圧と第２の電源電圧との間に接続され、
   第１の電源電圧と第２の電源電圧とを分圧する分圧回路
   と、上記基準電圧回路で発生される基準電圧と上記分圧
   回路で発生される分圧電圧とを比較する比較回路とを具
   備したことを特徴とする電圧検出回路。
2. （２）前記基準電圧回路が、前記第１の電源電圧と基準
   電圧出力ノードとの間に接続され、制御信号に応じて値
   が調整される基準電流回路と、上記基準電圧出力ノード
   と前記第２の電源電圧との間に接続され、制御信号に応
   じて値が調整される基準抵抗回路と、上記基準電圧出力
   ノードと前記第２の電源電圧との間に順方向に接続され
   、かつ上記基準抵抗回路に対して直列接続されたダイオ
   ードとを具備したことを特徴とする請求項１記載の電圧
   検出回路。
3. （３）前記分圧回路は、その電圧分圧比が制御信号に応
   じて調整される請求項１記載の電圧検出回路。
4. （４）前記ダイオードの順方向電圧の値をＶ＿Ｆ、所定
   の温度Ｔ＿０におけるＶ＿Ｆの値をＶ＿Ｆ＿０、前記第
   １の電源電圧と第２の電源電圧との差電圧である検出電
   圧をＶｄｅｔ、所定の温度Ｔ＿０におけるＶｄｅｔの値
   をＶｄｅｔ＿０、Ｖｄｅｔの温度変化分を∂／（∂Ｔ）
   Ｖｄｅｔ、Ｖ＿Ｆの温度変化分を∂／（∂Ｔ）Ｖ＿Ｆと
   するとき、前記分圧回路の電圧分圧比Ｄが、 ▲数式、化学式、表等があります▼ もしくは、 ▲数式、化学式、表等があります▼ の関係に設定されてなることを特徴とする請求項３記載
   の電圧検出回路。
5. （５）前記分圧回路の電圧分圧比をＤ、前記第１の電源
   電圧と第２の電源電圧との差電圧である検出電圧Ｖｄｅ
   ｔの所定の温度Ｔ＿０おける値をＶｄｅｔ＿０前記ダイ
   オードの順方向電圧Ｖ＿Ｆ所定の温度Ｔ＿０おける値を
   Ｖ＿Ｆ＿０とするとき、前記基準抵抗回路の両端間に発
   生する電圧が、Ｖｄｅｔ＿０×Ｄ−Ｖ＿Ｆ＿０ に設定されることを特徴とする請求項３記載の電圧検出
   回路。
6. （６）前記ダイオードの順方向電圧の値をＶ＿Ｆ、所定
   の温度Ｔ＿０におけるＶ＿Ｆの値をＶ＿Ｆ＿０、前記第
   １の電源電圧と第２の電源電圧との差電圧である検出電
   圧をＶｄｅｔ、所定の温度Ｔ＿０におけるＶｄｅｔの値
   をＶｄｅｔ＿０、Ｖｄｅｔの温度変化分を（∂／∂Ｔ）
   Ｖｄｅｔ、Ｖ＿Ｆの温度変化分を（∂／∂Ｔ）Ｖ＿Ｆと
   するとき、前記分圧回路の電圧分圧比Ｄが、 ▲数式、化学式、表等があります▼ もしくは、 ▲数式、化学式、表等があります▼ の関係に設定されており、かつ、 前記分圧回路の電圧分圧比をＤ、前記第１の電源電圧と
   第２の電源電圧との差電圧である検出電圧Ｖｄｅｔの所
   定の温度Ｔ＿０における値をＶｄｅｔ＿０、前記ダイオ
   ードの順方向電圧Ｖ＿Ｆの所定の温度Ｔ＿０における値
   をＶ＿Ｆ＿０とするとき、前記基準抵抗回路の両端間に
   発生する電圧が、Ｖｄｅｔ＿０×Ｄ−Ｖ＿Ｆ＿０ に設定されることを特徴とする請求項３記載の電圧検出
   回路。
7. （７）前記基準電圧回路、分圧回路及び比較回路が同一
   半導体チップ上に形成されていることを特徴とする請求
   項１記載、の電圧検出回路。
8. （８）第１の電源電圧と第２の電源電圧との間に接続さ
   れ、値が調整可能な基準電流回路を含む基準電圧回路、
   上記第１の電源電圧と第２の電源電圧との間に接続され
   、第１の電源電圧と第２の電源電圧とを分圧する分圧回
   路、及び上記基準電圧回路で発生される基準電圧と上記
   分圧回路で発生される分圧電圧とを比較する比較回路と
   が同一半導体チップ上に集積された第１の集積回路と、
   上記第１の集積回路の電圧検出信号に応じて動作が制御
   される第２の集積回路と、上記第１及び第２の集積回路
   に対して上記第１の電源電圧と第２の電源電圧とを供給
   する電池とを具備したことを特徴とするＩＣカード。
9. （９）前記基準電圧回路が、前記第１の電源電圧と基準
   電圧出力ノードとの間に接続され、制御信号に応じて値
   が調整される基準電流回路と、上記基準電圧出力ノード
   と前記第２の電源電圧との間に接続され、制御信号に応
   じて値が調整される基準抵抗回路と、上記基準電圧出力
   ノードと前記第２の電源電圧との間に順方向に接続され
   、かつ上記基準抵抗回路に対して直列接続されたダイオ
   ードとを具備したことを特徴とする請求項８記載のＩＣ
   カード。
10. （１０）前記分圧回路は、その電圧分圧比が制御信号に
    応じて調整される請求項８記載のＩＣカード。
11. （１１）前記ダイオードの順方向電圧の値をＶ＿Ｆ、所
    定の温度Ｔ＿０におけるＶ＿Ｆの値をＶ＿Ｆ＿０、前記
    第１の電源電圧と第２の電源電圧との差電圧である検出
    電圧をＶｄｅｔ、所定の温度Ｔ＿０におけるＶｄｅｔの
    値をＶｄｅｔ＿０、Ｖｄｅｔの温度変化分を（∂／∂Ｔ
    ）Ｖｄｅｔ、Ｖ＿Ｆの温度変化分を（∂／∂Ｔ）Ｖ＿Ｆ
    とするとき、前記分圧回路の電圧分圧比Ｄが、 ▲数式、化学式、表等があります▼ もしくは、 ▲数式、化学式、表等があります▼ の関係に設定されてなることを特徴とする請求項１０記
    載のＩＣカード。
12. （１２）前記分圧回路の電圧分圧比をＤ、前記第１の電
    源電圧と第２の電源電圧との差電圧である検出電圧Ｖｄ
    ｅｔの所定の温度＿０における値をＶｄｅｔ＿０、前記
    ダイオードの順方向電圧Ｖ＿Ｆの所定の温度Ｔ＿０にお
    ける値をＶ＿Ｆ＿０とするとき、前記基準抵抗回路の両
    端間に発生する電圧が、Ｖｄｅｔ＿０×Ｄ−Ｖ＿Ｆ＿０ に設定されることを特徴とする請求項１０記載のＩＣカ
    ード。
13. （１３）前記ダイオードの順方向電圧の値をＶ＿Ｆ、所
    定の温度Ｔ＿０におけるＶ＿Ｆの値をＶ＿Ｆ＿０、前記
    第１の電源電圧と第２の電源電圧との差電圧である検出
    電圧をＶｄｅｔ、所定の温度Ｔ＿０におけるＶｄｅｔの
    値をＶｄｅｔ＿０、Ｖｄｅｔの温度変化分を（∂／∂Ｔ
    ）Ｖｄｅｔ、Ｖ＿Ｆの温度変化分を（∂／∂Ｔ）Ｖ＿Ｆ
    とするとき、前記分圧回路の電圧分圧比Ｄが、 ▲数式、化学式、表等があります▼ もしくは、 ▲数式、化学式、表等があります▼ の関係に設定されており、かつ、前記分圧回路の電圧分
    圧比をＤ、前記第１の電源電圧と第２の電源電圧との差
    電圧である検出電圧Ｖｄｅｔの所定の温度Ｔ＿０におけ
    る値をＶｄｅｔ＿０、前記ダイオードの順方向電圧Ｖ＿
    Ｆの所定の温度Ｔ＿０における値をＶ＿Ｆとするとき、
    前記基準抵抗回路の両端間に発生する電圧が、 Ｖｄｅｔ＿０×Ｄ−Ｖ＿Ｆ＿０ に設定されることを特徴とする請求項１０記載のＩＣカ
    ード。