JPH0410565A - ダイナミック型ランダムアクセスメモリセル - Google Patents
ダイナミック型ランダムアクセスメモリセルInfo
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- JPH0410565A JPH0410565A JP2112403A JP11240390A JPH0410565A JP H0410565 A JPH0410565 A JP H0410565A JP 2112403 A JP2112403 A JP 2112403A JP 11240390 A JP11240390 A JP 11240390A JP H0410565 A JPH0410565 A JP H0410565A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はＭＯＳ型の半導体集積回路に関し、特にダイナ
ミック型ランダムアクセスメモリのメモリセルの構成に
関する。
ミック型ランダムアクセスメモリのメモリセルの構成に
関する。
［従来の技術］
従来のトレンチキャパシタ構造のダイナミック型ランダ
ムアクセスメモリ（ＤＲＡＭ）の回路図を第６図、メモ
リセル１個分の回路を第７図、メモリセル２個分（例え
ば第６図のＭＣ２０，ＭＣ３０）の断面図を第５図に示
す。１はＰ型半導体基板である。２，２“はＮ型拡散層
て第７図に示すメモリセル内のトランスファートランジ
スタＴｒ！のトレイン側の情報伝達側のビット線ＢＬｊ
（ＢＬＯ）と、ソース側の情報電荷蓄積側の２′に対応
する。６はゲート電極で第６図および第７図に示すワー
ド線ＷＬｉ（ＷＬ２またはＷＬ３）に対応する。５は固
定電位となるトレンチ型容量を形成するプレート電極で
、容量絶縁膜４を介してＮ型拡散層２゛との間てセル容
量Ｃ５のキャパシタＣ１を形成する。６′は隣接するメ
モリセルのワード線（ＷＬＩまたはＷＬ４）に対応する
。９はビット線ＰＬＯを構成する配線で、コンタクト８
を介してＮ型拡散層２と接続する。
ムアクセスメモリ（ＤＲＡＭ）の回路図を第６図、メモ
リセル１個分の回路を第７図、メモリセル２個分（例え
ば第６図のＭＣ２０，ＭＣ３０）の断面図を第５図に示
す。１はＰ型半導体基板である。２，２“はＮ型拡散層
て第７図に示すメモリセル内のトランスファートランジ
スタＴｒ！のトレイン側の情報伝達側のビット線ＢＬｊ
（ＢＬＯ）と、ソース側の情報電荷蓄積側の２′に対応
する。６はゲート電極で第６図および第７図に示すワー
ド線ＷＬｉ（ＷＬ２またはＷＬ３）に対応する。５は固
定電位となるトレンチ型容量を形成するプレート電極で
、容量絶縁膜４を介してＮ型拡散層２゛との間てセル容
量Ｃ５のキャパシタＣ１を形成する。６′は隣接するメ
モリセルのワード線（ＷＬＩまたはＷＬ４）に対応する
。９はビット線ＰＬＯを構成する配線で、コンタクト８
を介してＮ型拡散層２と接続する。
ビット線ＢＬＯからメモリセルＭ Ｃ２０への情報の書
き込みは、ワード線ＷＬ２が高レベル（ＶＣＣまたはそ
れ以上）の電位となり、Ｔｒｉをオンざぜてビット線Ｂ
ＬＯの高レベル（Ｖ ＣＣ）または低レベル（ＧＮＤ）
に対応した電位がキャパシタＣＩに伝わることによって
なされる。情報の保持はワード線ＷＬ２か低レベルとな
り、ＴｒｉをオフさせてＣＩに書き込まれた時の電位が
そのまま維持されることによってなされる。情報の読み
出しは、メモリセルＭＣ２０と接続するビット線ＢＬＯ
及びリファレンスとなるビット線ｎ石を一定電位（例え
ば１／２ＶＣＣレベル）のフローティング状態でワード
線ＷＬ２を再び高レベルにしてＴｒｉをオンさせること
によってなされる。
き込みは、ワード線ＷＬ２が高レベル（ＶＣＣまたはそ
れ以上）の電位となり、Ｔｒｉをオンざぜてビット線Ｂ
ＬＯの高レベル（Ｖ ＣＣ）または低レベル（ＧＮＤ）
に対応した電位がキャパシタＣＩに伝わることによって
なされる。情報の保持はワード線ＷＬ２か低レベルとな
り、ＴｒｉをオフさせてＣＩに書き込まれた時の電位が
そのまま維持されることによってなされる。情報の読み
出しは、メモリセルＭＣ２０と接続するビット線ＢＬＯ
及びリファレンスとなるビット線ｎ石を一定電位（例え
ば１／２ＶＣＣレベル）のフローティング状態でワード
線ＷＬ２を再び高レベルにしてＴｒｉをオンさせること
によってなされる。
この時、メモリセル内の容ｆｆ１ｃ１に高レベル（ＶＣ
Ｃ）の情報が書き込まれていれば、ビット線ＢＬＯの電
位が１／２Ｃ５−ＶＣＣの電荷量分だけ上昇し、Ｃ１が
低レベル（ＧＮＤ）になっていれば１／２ｃｓ−ｖｃｃ
の電荷量分だけ下降する。リファレンスのビット線丁ｒ
では上記読み出し時にはほとんど電位変化がなく、ＢＬ
Ｏ，ｒ丁石間に生ずる微小電位差をセンスアンプＳＡＯ
で増幅させることによって読み出しを完了する。上述の
ように、従来のダイナミックメモリセルは１個のトラン
ジスタと１個のキャパシタで構成されている。
Ｃ）の情報が書き込まれていれば、ビット線ＢＬＯの電
位が１／２Ｃ５−ＶＣＣの電荷量分だけ上昇し、Ｃ１が
低レベル（ＧＮＤ）になっていれば１／２ｃｓ−ｖｃｃ
の電荷量分だけ下降する。リファレンスのビット線丁ｒ
では上記読み出し時にはほとんど電位変化がなく、ＢＬ
Ｏ，ｒ丁石間に生ずる微小電位差をセンスアンプＳＡＯ
で増幅させることによって読み出しを完了する。上述の
ように、従来のダイナミックメモリセルは１個のトラン
ジスタと１個のキャパシタで構成されている。
［発明が解決しようとする課題］
上述した従来のメモリセルは、電荷の保持がキャパシタ
ＣＩのみてされており、電荷蓄積部となる拡散層２′に
高レベル情報の電荷が蓄えられていた場合、０■または
逆バイアスされる基板へ接合部を通して時間の経過と共
に電荷がリークしていくため、保持状態ではメモリセル
に対して周期的に同一情報を書き込むリフレッシュ動作
が必要になる。
ＣＩのみてされており、電荷蓄積部となる拡散層２′に
高レベル情報の電荷が蓄えられていた場合、０■または
逆バイアスされる基板へ接合部を通して時間の経過と共
に電荷がリークしていくため、保持状態ではメモリセル
に対して周期的に同一情報を書き込むリフレッシュ動作
が必要になる。
また、メモリセル内の高レベル情報の電荷はＩＣを包む
パッケージなどから発生するアルファ粒子の照射により
、接合部を通して基板中へリークしてしまうというセル
モートのソフトエラーの問題がある。
パッケージなどから発生するアルファ粒子の照射により
、接合部を通して基板中へリークしてしまうというセル
モートのソフトエラーの問題がある。
［発明の従来技術に対する相違点コ
上述した従来のメモリセル構造に対して本発明のメモリ
セルでは、メモリセル内に形成されるトレンチキャパシ
タの上部プレート電極をメモリセルの情報蓄積ノード領
域となるようにトランスファートランジスタの電荷蓄積
側の拡散層と接続させる。また、トレンチキャパシタ直
下の基板中には基板と反対導電型で高レベル電圧が印加
される不純物埋込領域を設け、この領域までトレンチが
達する構造にする。そして、不純物埋込領域とトランス
ファートランジスタの電荷蓄積部のソース側拡散層を各
々ソース、ドレイン、トレンチキャパシタの上部プレー
ト電極をゲートとなる縦型のＭＯＳトランジスタを形成
する。
セルでは、メモリセル内に形成されるトレンチキャパシ
タの上部プレート電極をメモリセルの情報蓄積ノード領
域となるようにトランスファートランジスタの電荷蓄積
側の拡散層と接続させる。また、トレンチキャパシタ直
下の基板中には基板と反対導電型で高レベル電圧が印加
される不純物埋込領域を設け、この領域までトレンチが
達する構造にする。そして、不純物埋込領域とトランス
ファートランジスタの電荷蓄積部のソース側拡散層を各
々ソース、ドレイン、トレンチキャパシタの上部プレー
ト電極をゲートとなる縦型のＭＯＳトランジスタを形成
する。
上記のような構造とすることにより、情報蓄積ノードが
高レベル電位である時には該縦型ＭＯＳトランジスタを
オン状態として不純物理込層からの電荷供給下で情報蓄
積ノードに高レベル電位を保持するようにして、リフレ
ッシュ動作を不要にしている。
高レベル電位である時には該縦型ＭＯＳトランジスタを
オン状態として不純物理込層からの電荷供給下で情報蓄
積ノードに高レベル電位を保持するようにして、リフレ
ッシュ動作を不要にしている。
［課題を解決するための手段］
本発明のダイナミック型ランダムアクセスメモリセルは
、半導体基板上に情報伝達用のトランスファートランジ
スタと情報蓄積用のトレンチキャパシタとを設けたダイ
ナミック型ランダムアクセスメモリセルにおいて、半導
体基板中に高レベル電圧が印加される反対導電型の不純
物理込層を形成し、トレンチ内部に容量絶縁膜を介して
プレート電極を形成してトレンチ側壁部と半導体基板と
の間に情報蓄積用のトレンチキャパシタを形成し、該プ
レート電極をトランスファートランジスタのソースと接
続して情報蓄積ノードとし、一方、トレンチ底部は不純
物理込層まて達するものとして、該不純物理込層をソー
ス、プレート電極をゲート、トランスファートランジス
タのソースをドレインとする縦型ＭＯＳトランジスタを
形成し、情報蓄積ノードが高レベル電位に満たない時に
は該縦型ＭＯ８トランジスタをオフ状態とし、情報蓄積
ノードが高レベル電位である時には該縦型ＭＯ３トラン
ジスタをオン状態として不純物理込層からの電荷供給下
で情報蓄積ノードに高レベル電位を保持することを特徴
とする。
、半導体基板上に情報伝達用のトランスファートランジ
スタと情報蓄積用のトレンチキャパシタとを設けたダイ
ナミック型ランダムアクセスメモリセルにおいて、半導
体基板中に高レベル電圧が印加される反対導電型の不純
物理込層を形成し、トレンチ内部に容量絶縁膜を介して
プレート電極を形成してトレンチ側壁部と半導体基板と
の間に情報蓄積用のトレンチキャパシタを形成し、該プ
レート電極をトランスファートランジスタのソースと接
続して情報蓄積ノードとし、一方、トレンチ底部は不純
物理込層まて達するものとして、該不純物理込層をソー
ス、プレート電極をゲート、トランスファートランジス
タのソースをドレインとする縦型ＭＯＳトランジスタを
形成し、情報蓄積ノードが高レベル電位に満たない時に
は該縦型ＭＯ８トランジスタをオフ状態とし、情報蓄積
ノードが高レベル電位である時には該縦型ＭＯ３トラン
ジスタをオン状態として不純物理込層からの電荷供給下
で情報蓄積ノードに高レベル電位を保持することを特徴
とする。
［実施例コ
次に本発明について図面を参照し・て説明する。
第１図は本発明の一実施例のＤＲＡＭメモリセルの断面
図、第２図はメモリセルアレイ部の一部の平面図でＡ−
Ａ’に沿った断面図が第１図に対応する。尚、図中１〜
９は従来例の第５図と同一の符号のものに対応する。
図、第２図はメモリセルアレイ部の一部の平面図でＡ−
Ａ’に沿った断面図が第１図に対応する。尚、図中１〜
９は従来例の第５図と同一の符号のものに対応する。
１０はＰ型基板中に設けられたＮ型の不純物理込層て、
トランスファートランジスタＴｒｉのバイアス電位を基
板電位と同等にするように、Ｔｒｉ直下は避けて形成さ
れている。本実施例では、トレンチは埋込層時まで達す
る深さに形成され、容量絶縁膜４は埋込層１０に接して
いる。１１は容量絶縁膜４上に形成されたプレート電極
でコンタクトと１３を介して電荷蓄積部となるＴｒｌの
ソース側拡散層２′と接続され、情報電荷蓄積ノードと
なる。１２はケート電極６とプレート電極１１を分離す
るための絶縁５ｉ０２膜てゲート電極を熱酸化すること
によって形成される。上記の構成により、Ｎ型埋込層１
０をソース、電荷蓄積部となるＴｒｌのソース側のＮ型
拡散層２′をトレイン、２゛に接続する容量プレート１
１をゲートとする縦型Ｎチャネル型ＭＯＳトランジスタ
Ｔｒ２が構成される。このメモリセルの等価回路は第３
図に示すようになる。すなわち、トランジスタＴｒｌの
ソースがトランジスタＴｒ２ドレインおよびゲートに接
続され、トランジスタＴｒ２のゲート下の絶縁膜４を容
量絶縁膜としたキャパシタＣ２が形成されている。
トランスファートランジスタＴｒｉのバイアス電位を基
板電位と同等にするように、Ｔｒｉ直下は避けて形成さ
れている。本実施例では、トレンチは埋込層時まで達す
る深さに形成され、容量絶縁膜４は埋込層１０に接して
いる。１１は容量絶縁膜４上に形成されたプレート電極
でコンタクトと１３を介して電荷蓄積部となるＴｒｌの
ソース側拡散層２′と接続され、情報電荷蓄積ノードと
なる。１２はケート電極６とプレート電極１１を分離す
るための絶縁５ｉ０２膜てゲート電極を熱酸化すること
によって形成される。上記の構成により、Ｎ型埋込層１
０をソース、電荷蓄積部となるＴｒｌのソース側のＮ型
拡散層２′をトレイン、２゛に接続する容量プレート１
１をゲートとする縦型Ｎチャネル型ＭＯＳトランジスタ
Ｔｒ２が構成される。このメモリセルの等価回路は第３
図に示すようになる。すなわち、トランジスタＴｒｌの
ソースがトランジスタＴｒ２ドレインおよびゲートに接
続され、トランジスタＴｒ２のゲート下の絶縁膜４を容
量絶縁膜としたキャパシタＣ２が形成されている。
ここで、縦型トランジスタＴｒ２のしきい値電圧ＶＴ２
はゲート１１とドレイン２′がソースとなる埋込層１０
と同レベルの時オンするように、約ＯＶの低しきい値か
、またはデイプレッションすなわちＶＴ２＜Ｏとなるよ
うに設定しである。また、埋込層１０の電位は外部配線
９′により電源（ＶＣＣ）またはＴｒ２のしきい値の絶
対個分だけ高い（ＶＣＣ＋Ｉ ＶＴ２ ＋ ”）レベル
に設定しである。
はゲート１１とドレイン２′がソースとなる埋込層１０
と同レベルの時オンするように、約ＯＶの低しきい値か
、またはデイプレッションすなわちＶＴ２＜Ｏとなるよ
うに設定しである。また、埋込層１０の電位は外部配線
９′により電源（ＶＣＣ）またはＴｒ２のしきい値の絶
対個分だけ高い（ＶＣＣ＋Ｉ ＶＴ２ ＋ ”）レベル
に設定しである。
本実施例の動作について説明する。書き込み動作は、選
択されたワード線ＷＬｉを高レベルにすることにより、
トランスファートランジスタＴｒｉをオンさせ、トレイ
ン側のビット線ＢＬＪの高レベルまたは低レベルの情報
に対応する電位を電荷蓄積側のソース電極に伝えること
によって完了する。
択されたワード線ＷＬｉを高レベルにすることにより、
トランスファートランジスタＴｒｉをオンさせ、トレイ
ン側のビット線ＢＬＪの高レベルまたは低レベルの情報
に対応する電位を電荷蓄積側のソース電極に伝えること
によって完了する。
この時、蓄積ノードとなるトランジスタＴｒ２のゲート
電位も高レベルまたは低レベルに対応する電位となるが
、高レベルの時はＴｒ２がオンとなり電荷蓄積部の接点
２′の電位は配線９′を介して高レベルが印加されてい
る埋込層１０と同電位に保たれ、また低レベルの時はＴ
ｒ２がオフして接点２′は低レベル状態を保つ。情報の
保持状態つまりＷＬｉが低レベルてＴｒｉがオフしてい
る間は、情報の高レベルまたは低レベルに対応する電位
は、上記Ｔｒ２のトランジスタのオン、オフにより永久
的に保たれ、従来の様な再書き込み動作の必要がなくな
る。読み出し動作は、ビット線ＢＬｊ及びリファレンス
となるＢＬｊの電位を同一電位のフローティング状態例
えば１／２ＶＣＣレベルにしておき、ワード線ＷＬｉを
再び高レベルにしてＴｒｉをオン、Ｔｒ２をオフの状態
にする。この場合、Ｔｒ２をオフとしておくにはＴｒ２
のしきい値電圧ＶＴ２は一１／２ＶＣＣ＜ＶＴ２≦０て
なければなならない。この時、メモリセルに高レベルの
データが書き込まれていれば、接点２′と接続する蓄積
ノード１１と基板間で形成される容ｆｆ１ｃ２に蓄積さ
れる電荷量分だけビット線電位が上昇する。ここで、ワ
ード線の立ち上がり速度を遅くすることにより、Ｔｒ２
のオンしている時間を長くしながら読み出すようにして
、蓄積量の高レベルマージンを大きくすることも可能で
ある。また、埋込層】Ｏの電位がＶＣＣ＋ ｌ ＶＴ２
＋に設定される場合では、蓄積領域２′の電位がＶＣＣ
＋ ｌ Ｖ＋２１まで上げられており、より高レベルマ
ージンを大きくてきる利点がある。逆にメモリセルから
低レベルのデータを読み出す場合は、従来通りＣ２て決
まる電荷量分だけビット線の電位が下がり、リファレン
ス用ビット線との間に生した電位差をセンスアンプより
増大して読み出しを完了する。
電位も高レベルまたは低レベルに対応する電位となるが
、高レベルの時はＴｒ２がオンとなり電荷蓄積部の接点
２′の電位は配線９′を介して高レベルが印加されてい
る埋込層１０と同電位に保たれ、また低レベルの時はＴ
ｒ２がオフして接点２′は低レベル状態を保つ。情報の
保持状態つまりＷＬｉが低レベルてＴｒｉがオフしてい
る間は、情報の高レベルまたは低レベルに対応する電位
は、上記Ｔｒ２のトランジスタのオン、オフにより永久
的に保たれ、従来の様な再書き込み動作の必要がなくな
る。読み出し動作は、ビット線ＢＬｊ及びリファレンス
となるＢＬｊの電位を同一電位のフローティング状態例
えば１／２ＶＣＣレベルにしておき、ワード線ＷＬｉを
再び高レベルにしてＴｒｉをオン、Ｔｒ２をオフの状態
にする。この場合、Ｔｒ２をオフとしておくにはＴｒ２
のしきい値電圧ＶＴ２は一１／２ＶＣＣ＜ＶＴ２≦０て
なければなならない。この時、メモリセルに高レベルの
データが書き込まれていれば、接点２′と接続する蓄積
ノード１１と基板間で形成される容ｆｆ１ｃ２に蓄積さ
れる電荷量分だけビット線電位が上昇する。ここで、ワ
ード線の立ち上がり速度を遅くすることにより、Ｔｒ２
のオンしている時間を長くしながら読み出すようにして
、蓄積量の高レベルマージンを大きくすることも可能で
ある。また、埋込層】Ｏの電位がＶＣＣ＋ ｌ ＶＴ２
＋に設定される場合では、蓄積領域２′の電位がＶＣＣ
＋ ｌ Ｖ＋２１まで上げられており、より高レベルマ
ージンを大きくてきる利点がある。逆にメモリセルから
低レベルのデータを読み出す場合は、従来通りＣ２て決
まる電荷量分だけビット線の電位が下がり、リファレン
ス用ビット線との間に生した電位差をセンスアンプより
増大して読み出しを完了する。
第４図は本発明のＤＲＡＭメモリセルの他の一値実施例
の断面図である。図中、前記実施例と同一の符号は同一
の構成要素を示す。図中、１５は第２のプレート電極で
あり、電荷蓄積ノードであるプレート電極１１０表面上
に容量絶縁膜１４を形成した後、ＣＶＤ気相成長法によ
り形成させられ、１／２ＶＣＣなとの固定電位に保たれ
る。本実施例でも上記実施例と同様の作用効果を奏する
。
の断面図である。図中、前記実施例と同一の符号は同一
の構成要素を示す。図中、１５は第２のプレート電極で
あり、電荷蓄積ノードであるプレート電極１１０表面上
に容量絶縁膜１４を形成した後、ＣＶＤ気相成長法によ
り形成させられ、１／２ＶＣＣなとの固定電位に保たれ
る。本実施例でも上記実施例と同様の作用効果を奏する
。
本実施例では、プレート電極を多層としたため、情報蓄
積容量を増大でき、読み出し時に必要な電荷量を増大す
ることができセンスマージンを大きくてきる利点がある
。
積容量を増大でき、読み出し時に必要な電荷量を増大す
ることができセンスマージンを大きくてきる利点がある
。
［発明の効果コ
以上説明したように、本発明のトレンチキャパシタを用
いたＤＲＡＭメモリセルは、基板中に形成された高レベ
ル電位の不純物理込層をソース、トランスファートラン
ジスタの電荷蓄積部となるソース側拡散層をドレイン、
トレンチキャパシタの蓄積領域となるプレート電極をゲ
ートとする縦型ＭＯＳトランジスタを形成し、セルに高
レベルの情報か書き込まれたときには縦型ＭＯＳトラン
ジスタがオンする構成にしたため、高レベル情報を不純
物の埋込層からの電荷供給下で常時保持することができ
、従来必要であったリフレッシュ動作か不要となる。ま
た、セルに高レベル情報を保持している時に、電荷が消
失するソフトエラーによるセルモート不良も減少させる
ことかできる。
いたＤＲＡＭメモリセルは、基板中に形成された高レベ
ル電位の不純物理込層をソース、トランスファートラン
ジスタの電荷蓄積部となるソース側拡散層をドレイン、
トレンチキャパシタの蓄積領域となるプレート電極をゲ
ートとする縦型ＭＯＳトランジスタを形成し、セルに高
レベルの情報か書き込まれたときには縦型ＭＯＳトラン
ジスタがオンする構成にしたため、高レベル情報を不純
物の埋込層からの電荷供給下で常時保持することができ
、従来必要であったリフレッシュ動作か不要となる。ま
た、セルに高レベル情報を保持している時に、電荷が消
失するソフトエラーによるセルモート不良も減少させる
ことかできる。
第１図は本発明の一実施例のＤＲＡＭメモリセルの断面
図、第２図はそのメモリセルアレイ部の平面図、第３図
はそのメモリセル１個の等価回路図、第４図は本発明の
他の一実施例の断面図、第５図は従来のトレンチキャパ
シタを用いたＤＲＡＭメモリセルの断面図、第６図はメ
モリセルアレイ部の回路構成図、第７図は従来のメモリ
セル１この等価回路図である。 １・・・・・・・・Ｐ型半導体基板、 ２．２′ ・・・・・Ｎ型不純物拡散層、３・・・・
・・・・絶縁分離層、 ４・・・・・・・・容量及びゲート絶縁膜、５・・・・
・・・・容量プレート電極、６．６′ ・・・・ワー
ドゲート電極及びワード線、７・・・・・・・層間絶縁
膜、 ８・・・・・・・ビット線拡散層コンタクト、９ ・
・ ・ ◆ １０ ・ ・ ・ １ ｌ ・ ・ ・ １２ ・ ・ ・ １３ ・ ・ ・ １４ ・ ・ ・ １５ ・ ・ ・ Ｔ′「】・ ・ ・ Ｔｒ２・ ・ ・ Ｃ１，Ｃ２・
図、第２図はそのメモリセルアレイ部の平面図、第３図
はそのメモリセル１個の等価回路図、第４図は本発明の
他の一実施例の断面図、第５図は従来のトレンチキャパ
シタを用いたＤＲＡＭメモリセルの断面図、第６図はメ
モリセルアレイ部の回路構成図、第７図は従来のメモリ
セル１この等価回路図である。 １・・・・・・・・Ｐ型半導体基板、 ２．２′ ・・・・・Ｎ型不純物拡散層、３・・・・
・・・・絶縁分離層、 ４・・・・・・・・容量及びゲート絶縁膜、５・・・・
・・・・容量プレート電極、６．６′ ・・・・ワー
ドゲート電極及びワード線、７・・・・・・・層間絶縁
膜、 ８・・・・・・・ビット線拡散層コンタクト、９ ・
・ ・ ◆ １０ ・ ・ ・ １ ｌ ・ ・ ・ １２ ・ ・ ・ １３ ・ ・ ・ １４ ・ ・ ・ １５ ・ ・ ・ Ｔ′「】・ ・ ・ Ｔｒ２・ ・ ・ Ｃ１，Ｃ２・
Claims (1)
- 半導体基板上に情報伝達用のトランスファートランジス
タと情報蓄積用のトレンチキャパシタとを設けたダイナ
ミック型ランダムアクセスメモリセルにおいて、半導体
基板中に高レベル電圧が印加される反対導電型の不純物
埋込層を形成し、トレンチ内部に容量絶縁膜を介してプ
レート電極を形成してトレンチ側壁部と半導体基板との
間に情報蓄積用のトレンチキャパシタを形成し、該プレ
ート電極をトランスファートランジスタのソースと接続
して情報蓄積ノードとし、一方、トレンチ底部は不純物
理込層まで達するものとして、該不純物理込層をソース
、プレート電極をゲート、トランスファートランジスタ
のソースをドレインとする縦型ＭＯＳトランジスタを形
成し、情報蓄積ノードが高レベル電位に満たない時には
該縦型ＭＯＳトランジスタをオフ状態とし、情報蓄積ノ
ードが高レベル電位である時には該縦型ＭＯＳトランジ
スタをオン状態として不純物埋込層からの電荷供給下で
情報蓄積ノードに高レベル電位を保持することを特徴と
するダイナミック型ランダムアクセスメモリセル。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2112403A JP2861243B2 (ja) | 1990-04-27 | 1990-04-27 | ダイナミック型ランダムアクセスメモリセル |
| US07/693,121 US5113235A (en) | 1990-04-27 | 1991-04-29 | Dynamic random access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2112403A JP2861243B2 (ja) | 1990-04-27 | 1990-04-27 | ダイナミック型ランダムアクセスメモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0410565A true JPH0410565A (ja) | 1992-01-14 |
| JP2861243B2 JP2861243B2 (ja) | 1999-02-24 |
Family
ID=14585784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2112403A Expired - Lifetime JP2861243B2 (ja) | 1990-04-27 | 1990-04-27 | ダイナミック型ランダムアクセスメモリセル |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5113235A (ja) |
| JP (1) | JP2861243B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5453640A (en) * | 1993-12-22 | 1995-09-26 | Nec Corporation | Semiconductor integrated circuit having MOS memory and bipolar peripherals |
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Family Cites Families (4)
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-
1990
- 1990-04-27 JP JP2112403A patent/JP2861243B2/ja not_active Expired - Lifetime
-
1991
- 1991-04-29 US US07/693,121 patent/US5113235A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5453640A (en) * | 1993-12-22 | 1995-09-26 | Nec Corporation | Semiconductor integrated circuit having MOS memory and bipolar peripherals |
Also Published As
| Publication number | Publication date |
|---|---|
| US5113235A (en) | 1992-05-12 |
| JP2861243B2 (ja) | 1999-02-24 |
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