JPS6032981B2 - ２進記憶装置 - Google Patents

Description

【発明の詳細な説明】 本発明は２進記憶装置にかかり、特に１セルの情報蓄積
部に絶縁ゲート電界効果トランジスタ１ケ絶縁膜容量１
ケを使用してなる２進記憶素子に関するものである。

従来、情報蓄積部の情報の読み出し、及び情報蓄積部へ
の情報の書き込み共に可能な情報記憶素子とし数ケの絶
縁ゲート電界効果トランジスタを用いたものから、最近
では先述した如く、１セルの情報蓄積部に絶縁ゲート電
界効果トランジスタ１ケ、絶縁膜容量１ケを使用してな
るものが開発されてきた。

このように情報記憶素子を構成する能動及び受動素子の
縮少化及び削減化は、情報記憶素子の特集債度化、大容
量化にとって必須のものである。上述した１ケのトラン
ジスタ、１ケの容量で情報を蓄積する方法では、公知の
通り、容量部から該１ケの絶縁ゲート電界効果トランジ
スタを通して伝達された情報等価の信号の検知と増幅を
行うため、フリップフロップで回路構成されたセンス・
アンプ部が必要とされる。この情報蓄積部となる容量部
の面積が大きい程、該センス・アンプの機能は満足に働
く傾向にあり、情報記憶素子の大容量化、高集積度に付
随して要求される情報記憶素子の大部を占有する情報蓄
積の容量部面積の縮少化はセンス・アンプ機能の働きを
弱める傾向にある。これ故に該容量部面積の糠少化は相
伴してセンス・アンプ部の機能改善を要求する。即ちセ
ンス・アンプ部の感度向上の要求が伴う。しかしこの機
能と排他的に存在するセンス・アンプ部のスピードは損
われる傾向になる。又斯くの如き該情報記憶素子の大容
量化高集積度化は低消費パワー、低電圧源の必要も必須
となることから、情報蓄積部の絶縁容量部面積の縮少化
だけを検討したのでは限界につき当る。本発明は斯くの
如き容量部面積の縮少化の限界を越えんとするもので情
報の読み出し、書き込み共に可能な該情報記憶素子の大
容量化、高集積度化の更なる発展を促すことを目的とし
たものである。

本発明の２進記憶装置は、絶縁ゲート電界効果トランジ
スタと情報蓄積容量部とで情報蓄積素子を構成し、読み
出し時に、情報蓄積容量部の電極に異なる電圧を印加す
る事を可能としたことを特徴とする。

さらに本発明は、絶縁ゲート電界効果トランジスタのソ
ースもしくはドレィン領域を延在させて情報蓄積素子の
一方の電極としたことである。

このために本発明は、一度談容量部に蓄積された情報等
価の或る電圧に、容量部の容量を介してブートストラッ
プを機能させ情報の読み出し時に情報等価の電圧より高
い電圧を惹起せしめて、あたかも容量部の面積が増加し
たと同じ如き作用をセンス・アンプに伝へんとする。期
〈することにより、縞少化された容量部でも充分にセン
ス・アンプを機能せしめる高集積度化された情報記憶素
子の製作が可能となる。さらに本発明は情報蓄積容量部
の一方の電極を積極的に逆導電型不純物領域が形成し、
それと基体とのＰ−Ｎ接合容量の電圧依存性を利用して
、ブートストラップ効果を大としたものとなる。次に実
施例で以つて本発明の詳細な説明を行う。第１図は情報
記憶素子の該容量部と該絶縁ゲート電界効果トランジス
タ部について示したものである。これらはｎチャンネル
ＭＯＳトランジスタの場合に関して記したがＰチャンネ
ルＭＯＳトランジスタの場合でも本発明に於いて同様の
機能を持つことは言うを俊たない。以降ｎチャンネルＭ
ＯＳトランジスタに関し、ＰｏｓｉｔｉｖｅＬｏｇｃ
で説明する。情報蓄積部のアクセストランジスタは第１
図１２，１３の如きｎ型不純物をイオン注入又は拡散し
て形成されたソースドレィン領域をｐ型シリコン基体１
０の表面に有し、しかも該ソース・ドレィン領域の接合
深さは０．２〜２００仏ｍである。そしてソース・ドレ
ィン１２，１３領域間のチャンネル領域上に膜厚２００
Ａ〜２０００Ａのゲート酸化膜１４を有し、その上に例
えば導電型がｎ型の不純物がドープされたポリシリコン
で成り立つゲート電極１６が形成されている。次に先述
した情報蓄積容量部は、該ｎ型不純物のドープされた領
域１３と、ゲート電極１６と同質の物質で形成された電
極１７との間の絶縁膜１５の容量および領域１３とｐ型
シリコン基体１０の間のｐ−ｎ接合容量で成り立つ。

本発明は該絶縁膜１５で形成した容量を介して電極１９
より矩形状のパルス電圧を印加しブートストラツプ機能
を施すものである。かくすることによりｎ型不純物領域
１３の電位は‘１｝式で以つて表わされる（Ｖｓ′）に
増加する。ｖＳ′＝ｖＳ十ＣＳｘＶ。

／（Ｃ。十Ｃｓ＋Ｃｒ） ………｛１｝但し、ここでＶ
ｓは電極１９が接地されている時、容量部に蓄えられた
情報等価の電位でありＶ。は先述した矩形状パルス電圧
値である。又Ｃｏはｎ型不純物領域１３とｐ型シリコン
基体とのｐ−ｎ度合容量、Ｃｓは１５領域の有する絶縁
膜容量、Ｃｒはその他の浮遊容量である。ここで、該ｐ
−ｎ接合容量Ｃｏの電圧依存は特に低電圧領域で顕著で
あり、低電圧でＣＤは急増する。これ故にＶｓ値の大小
即ち情報等価電圧の高低により、ブートストラップ後の
電圧増加幅Ｖｓ′−Ｖｓは異り、Ｖｓ値の小さい程Ｖｓ
′−Ｖｓ値は小さくなる。このためセンス・アンプ部に
伝達される情報のＨｉ軸戊ｖｅｌ，Ｌｏｗにｖｅｌ相当
の微小信号電圧差はブートストラップ機能を働かさない
時に比し２０％程度増加する。ここでセンスアンプ部に
伝達される微小信号電圧は【２｝式で表わされる。ｖ＝
ＣＳｘＶＳ′／（ＣＷ＋Ｃｂ＋ＣＳ） ………（２１但
し、Ｃｂはビット線の有する容量Ｃｗはスイッチングト
ランジスタＱＡ３，Ｑ＾４のゲート容量である。

次に当発明の一実施例の回路構成に関し第２図、第３図
を基に説明する。

情報の読み出しは、初めクロツク信号ＯＬ，ＪｃをＨｉ
ｇｈＬｅｖｅｌとしＭＯＳトランジスタＱ＾，，Ｑ＾２
，及びＱ＾５を“ＯＮ’状態にしＶｓ８をＨｉ餌Ｌｅｖ
ｅｌにしてビット線、センス・アンプ内のプレチヤージ
を行う。その後該クロック信号ＯＬを山ｗＬｅｖｅｌと
し、ＭＯＳトランジスタＱ＾・，Ｑ＾２を“ＯＦＦ”状
態にする。次にクロック信号Ｊｏを山ｗＬｅｖｅｌとし
クロスカップルトランジスタＱ＾５を“ＯＦＦ”状態に
し、クロック信号ＪＤ，，Ｊ雌をＨｉ教Ｌｅｖｅｌする
。これによりダミーセルＣＤ，，情報蓄積セルＣｓ２よ
り蓄積された電荷がビット線内に流入し綾点ｎ，，ｎ２
の電位差を作り出す。これが、第３図のＱ状態に相当す
る。斯くの如く迄は、クロック信号０ｏＨをＨｉｇｈＬ
ｅｖｅｌにぐ山を山ｗにｖｅｌに保ち、情報蓄積容量部
Ｃｓ，，Ｃｓ２にＨｉがＬｅｖｅｌのＶｏ電位を与えて
おく。次にクロツク信号ＯＬをＨｉｇｈＬｅｖｅｌとし
ロードトランジスタＱ＾，，Ｑ＾２を“ＯＮ”にクロッ
ク信号？ｏ，をＬｏｗにｖｅｌにしＱＤ，を“ＯＦＦ”
とし、さらにＶｓ８をゆｗＬｅｖｅｌとしセンス・アン
プ部を構成するフリップ・フロップの両電位を決定し、
第３図のＢ状態にすると共にクロック信号？肌をＬｏｗ
Ｌｅｖｅｌ、０。ＬをＨｉ餌じｖｅｌとし情報蓄積容量
部Ｃｓ，，Ｃｓ２の電極を接地する。かくして、第１図
で先に説明した如く第１図１９を接地した状態でＭＯＳ
トランジスタＱｓ２を通し該容量部Ｃｓ２内に情報等価
の信号電圧の再書き込みが可能となる。再書き込みが終
了した後、先述した如く、再びクロック信号？肌をＨｉ
ｇｈじｖｅｌに？ＤＬを山ｗＬｅｖｅｌとし第１図１５
を通したブートストラップを機能させ、蓄積した信号電
圧を増加させる。このようにメモリーセルとダミーセル
部のトランジスタをＯＮ‘こした直後の接点ｎ，とｎ２
の電位差Ｑ‘ま、従来技術のように、たとえば常にＣｓ
２が接地される場合のＱ′より大となるから、感度のよ
いセンスアンプ動作となる。以上の回路構成は情報蓄積
容量部に与えるブートストラップ回路は別にして１例で
もつて説明したものであり、異なるフリ・ップフロップ
部回路構成で行っても同様の効果が表われることは言う
までもない。

又最後になったが、情報の書き込み、読み出し回路は公
知の回路構成でよい。

【図面の簡単な説明】

第１図は本発明一実施例に用いられる情報蓄積素子の断
面図である。 第２図は本発明一実施例の回路図である。第３図は第２
図に示される回路の動作を示すグラフである。尚図にお
いて、１０・・・ｐ型シリコン基体、１１・・・厚い酸
化膜、１２・・・ｎ型不純物注入領域、１３・・・ｎ型
不純物注入領域、１４・・・ゲート膜、１５・・・絶縁
膜容量、１６・・・ゲート電極、１７，１８，１９・・
・電極、２０・・・二酸化シリコン膜、ＱＡ，，Ｑ＾２
…ロードトランジスタ、ＱＡ３，ＱＡ４…スイッチング
トランジスタ、ＱＡで・クロスカップリングトランジス
タ、ＱＢ・・・Ｖ。 接続用トランジスタ、Ｑｃ．・・接地用トランジスタ、
Ｑｏ，，Ｑｏ２・・・ダミーセル用アクセストランジス
タ、ＱＲ，，ＱＲ２…ダミ−セル電位用トランジスタ、
Ｑｓ，，Ｑｓ２・・・セル用アクセストランジスタ、Ｃ
ｓ，，Ｃｓ２…セル客Ｒ里且、ＣＤ，，Ｃｏ２・・・ダ
ミーセル容量、ＶｏＤ，Ｖ。…電源電圧、Ｖｓ８・・・
共通端子、ＶＲ・・・レファレンス電位、ＯＬ・・・ロ
ード用クロツク、ぐｃ…クロスカップリング用クロツク
、ＯＤ，，◇。２・“ダミーセル用クロツク、？ｗ，，
めｗ２・”セル用クロツク、ぐＲ，，ＯＲで”ダミーセ
ル電位用クロック、ＣｏＬ，０ｏＭ・・・セル容量電極
用クロック、ｎ，，山・・・センス・アンプ部，ビット
線結絡接点、Ｃ，Ｃ′…ビット線、ＶＲＬ・・・ビット
線Ｃ，〇のもつ電圧変化、Ｑ，Ｑ′…メモリーセルとダ
ミーセル部のトランジスタを○Ｎした直後の接点ｎ，と
りとの電位差、ここでＱは本発明一実施例の場合であり
、Ｑ′は従来技術の場合である。 ８…フリップフロップ（センスアンプ）が働き出した時
の接点ｎ，と接点ｎ２との電位差、である。 第１図 第２図 第３図

Claims (1)

1. 【特許請求の範囲】 １ 絶縁ゲート電界効果トランジスタと、これと一方の
   電極が接続された情報蓄積容量部とを情報蓄積素子とし
   て用いた２進記憶装置において、前記情報蓄積容量部の
   他方の電極に加える電圧値を変化可能としたことを特徴
   とする２進記憶装置。 ２ 絶縁ゲート電界効果トランジスタのドレイン領域お
   よびソース領域は一導電型半導体基板内に形成された第
   １および第２の逆導電型領域であり、情報蓄積容量部の
   一方の電極は前記一導電型半導体基板内に形成された第
   ３の逆導電型領域であつて、かつ、前記第１の逆導電型
   領域もしくは前記第２の逆導電型領域と前記第３の逆導
   電型領域とは連続的に形成されていることを特徴とする
   特許請求の範囲第１項記載の２進記憶装置。