JPH0410567A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は半導体メモリ装置に関し、特に、メモリセルの
接地配線としてポリシリコン層を用いた半導体装置に関
する。

［従来の技術］ 従来、この種の半導体メモリ装置は、第４図及び第５図
に示すように、ポリサイド層からなるワード線４２に平
行して配置されたポリシリコン層からなる接地＆Ｉ４３
と、ワード線４２に直交して概ね８ないしは１６ビツト
毎に配置されたアルミ層からなる接地線４４と、駆動ト
ランジスタＱｌ。

Ｑ２とトランスファトランジスタＱ３．Ｑ４と高抵抗ポ
リシリコン層からなる抵抗体４６とから構成されるスタ
ティック型メモリセルとを有し、スタティック型メモリ
セルの２つの駆動トランジスタＱ１、Ｑ２のソース電極
５１．５２は各々異なるコンタクト孔ＣＩ、Ｃ２により
ポリシリコン層からなる接地線４３に接続され、さらに
接地線４３はアルミ層からなる接地線４４にコンタクト
孔４５を介して接続されている。ポリシリコン層からな
る接地線４３の形状は、配線抵抗を下げるため、可能な
限り幅広くなっており、多少の凹凸はあるものの、１枚
の幅広の板状に形成されていた。尚、５３．５４は他の
メモリセルのソース電極、５８゜５９はそのコンタクト
孔である。

かかる構成の従来のスタティック型メモリセルと接地線
４３．４４との接続を第６図に示す。第６図に示されて
いるように、複数のスタティック型メモリセルＭｌ、Ｍ
２．Ｍ３．Ｍ４は共通の接地線４３．４４に接続されて
おり、ソース接地端子Ａ。

Ｂの電位を概算すると以下の通りである。

トランスファケートがオン状態の時、１セル当り接地端
子に流れ込む電流値を１０として図示する。

４ビツトのみについて考える。ＲｐＯをポリシリコン層
の抵抗値とすると、 ＶＡ＝ＶＣ＝４ｉ０・ＲｐＯ ＶＢ＝４　ｉｏ・（ＲｐＯ＋Ｒｐｌ）　＋２　ｉｏ・Ｒ
ＮＩ尚、Ｒｐｌはポリシリコン抵抗、ＲｎｌはＮ゛層抵
抗ある。従って、Ａ点とＢ点との電位差は、ＶＢ−ＶＡ
＝ｉ０・　（４Ｒｐｌ＋２　ＲＮＩ）一般ζこ、セルア
レイ数をＮとすると、ＶＢ−ＶＡ＝ｊＯ・　（ＮＲｐｌ
＋２ＲＮ１）となり、セルアレイ数が多くなるほどＡ、
　　８間の電位差が大きくなることは明かである。

［発明が解決しようとする課題］ 前述した従来の半導体メモリ装置では、メモリセルの接
地配線に電流が流れた場合、接地線４３を構成するポリ
シリコンの層抵抗により、配線の場所によって電位差が
生じる。すなわち、接地線用ポリシリコン層を流れる電
流は、アルミの接地線４４との接続が成されているコン
タクト４５に向かって流れ込むので、電位差は接地線４
４とのコンタクト４５に近くなるにつれ大きくなり、そ
の結果、ポリシリコン層抵抗による電位勾配もコンタク
ト４５に近づくにつれ大きくなる。このような状況のも
とて、メモリセルの駆動用トランジスタＱｌ、Ｑ２のソ
ース電極５１．５２に着目した場合、２つのソース電極
とポリシリコンの接地線４３とのコンタクトＣ１，Ｃ２
はレイアウト的にアルミの接地線４４に近いものと、遠
いものとが生しる。ところが、本来駆動トランジスタＱ
ｌ、　　Ｑ２のソース電極は同レベルでなければならな
いのに、現実には電位差が生じるということであり、ア
ルミの接地線４４に最も近接したメモリセルにおいて、
この電位差は最大となり、誤動作が起こりやすいという
問題点があった。すなわち、同一メモリセルの駆動トラ
ンジスタＱｌ、Ｑ２のソース電位が異なると、見かけ上
駆動トランジスタＱｌ、　　Ｑ２のしきい値が異なるよ
うになり、不所望の反転が発生しやすかった。

［課題を解決するための手段］ 本発明の要旨は、一対の直列接続された駆動トランジス
タと抵抗体とを並列に接続し一方の駆動トランジスタの
ゲートを他方の駆動トランジスタのドレインに接続した
メモリセルを複数個有し、該複数のメモリセルの上記抵
抗体を第１コンタクト孔をそれぞれ介して第１接地線に
それぞれ接続し、該第１接続線の一端において第２コン
タクト孔を介して第２接地線に接続した半導体メモリ装
置において、上記第２コンタクト孔に最も近いメモリセ
ルの一方の第１コンタクト孔と上記第２コンタクト孔と
の間に上記第１接地線の一端から上記第２コンタクト孔
に最も近くにメモリセルの他方の第１コンタクト孔に向
かって延在するスリットを形成したことである。

［発明の作用］ 上述の第１接地線に形成されたスリットは第２コンタク
トに最も近いメモリセルを除く複数のメモリセルから第
１接地線に流入し、第２コンタクトに向かって流れる電
流に起因する電圧降下を上記第２コンタクトに最も近く
にメモリセルの一対の第１コンタクト間に生しさせない
。従って、第２コンタクトに最も近いメモリセルの駆動
トランジスタに見かけ上のしきい値の差は発生せず、安
定した動作を得られる。

［実施例コ 次に本発明の実施例について図面を参照して説明する。

第１図は本発明の一実施例に係る半導体メモリ装置のレ
イアウトを示す平面図である。半導体メモリ装置を構成
するメモリセルはポリシリコンの高抵抗体６と駆動トラ
ンジスタ７　（Ｑｌ、　　Ｑ２）からなる一対のインバ
ータて構成されるフリップフロップと、トランスファゲ
ートＴＧとを含んでおり、２つの駆動トランジスタＱｌ
、Ｑ２のソースＮ”拡散層は各々独立しており、異なっ
たコンタクト孔により、ポリシリコン接地線３に接続さ
れている。ポリシリコン層の接地線３はポリサイド層の
ワード線２と平行に配置され、所定の距離毎にアルミニ
ウム接地線４とコンタクト孔５を介して接続されている
。接地線４のコンタクトに最も近い位置にあるメモリセ
ルの駆動トランジスタＱ１のソースＮ゛拡散層３２は他
の箇所と同様接地線用ポリシリコン配線３と接続されて
いるが、このＮ゛拡散層３２とポリシリコンの接地線３
とを接続するコンタクト孔３６と、アルミニウム接地線
４との接続用コンタクト孔３５との間の接地線３用のポ
リシリコン層には第３図に詳示するようにスリットＳＬ
が設けられている。スリットＳＬはもう一方の駆動トラ
ンジスタＱ２のソースＮ＋拡散Ｎ３３のコンタクト３７
の近傍にまで達しており、その幅はパターニングの可能
な限り最小の値になっている。尚、第３図中３４は他の
メモリセルのソースＮ＋拡散層、３８はそれらのコンタ
クト孔である。

第２図は本実施例のメモリセルアレイの接地配線抵抗網
の模式図である。アルミニウムの接地線４に最も近接し
たメモリセルＭｌｌのソース電位Ａ、　　Ｂの電位差Ｖ
Ｂ−Ａは、例えば図示しであるセルデータ状態の時は、 ＶＢ−Ａ＝２ｉ０・ＲＮＩ であるが、従来のメモリセルアレイではセル数に比例し
た合計電流値による電位勾配の項が含まれていたのに対
し、本実施例ではＡ、　　Ｂ点の電位は共通の節点Ｃに
向かって流入する電流によって決まり、Ａ、　　８間に
生じる電位差はより小さく、メモリセルアレイ数に依存
しない値になる。

一方、メモリセルＭ１２においては、ポリシリコン抵抗
Ｒｐ２を流れる電流による電位勾配のためＢ、　　Ｄ間
には依然電位差が発生するが、接地ポリシリコン配線に
スリットを設けたことにより、接地アルミニウム配線と
の接続部に当たるポリシリコン抵抗ＲｐＯＯ値は従来に
比べ、２倍ないしは３倍の値になっている。ポリシリコ
ン抵抗ＲｐＯが電流制限となるため、従来例のメモリセ
ルＭ２に比べて、そのソース電位の差は小さくなる。

上記実施例では、ポリシリコンの接地線３が第１接地線
を、アルミニウムの接地線４が第２接地線を構成し、３
５が第２コンタクト孔として、３６．３７が第２コンタ
クト孔に最も近いメモリセルＭｌｌの第１コンタクト孔
として機能している。

［発明の効果コ 以上説明してきたように、本発明は一対の直列接続され
た駆動トランジスタと抵抗体とを並列に接続し一方の駆
動トランジスタのゲートを他方の駆動トランジスタのド
レインに接続したメモリセルを複数個有し、該複数のメ
モリセルの上記抵抗体を第１コンタクト孔をそれぞれ介
して第１接地線にそれぞれ接続し、該第１接続線の一端
において第２コンタクト孔を介して第２接地線に接続し
た半導体メモリ装置において、上記第２コンタクト孔に
最も近いメモリセルの一方の第１コンタクト孔と上記第
２コンタクト孔との間に上記第１接地線の一端から上記
第２コンタクト孔に最も近くにメモリセルの他方の第１
コンタクト孔に向かって延在するスリットを形成したこ
とにより、他のメモリセルのソース端子から接地に流入
する電流は、前記の第２コンタクト孔に最も近い位置に
あるメモリセルの２つのソース端子の第１接地線間を流
れることがない。したがって、この間の第１接地線に電
圧降下が発生せず、メモリセル１対の駆動トランジスタ
に見かけ上のしきい値の差が発生しない。よって、駆動
トランジスタの動作は安定し、メモリセルの信頼性が向
上する。また、第２コンタクト孔から２ヒツト目以降の
メモリセルについては、第１接地線にスリットを入れる
ことにより幅が狭くなっており、従来に比べて抵抗が高
くなっているため第１接地線に接続している各メモリセ
ルから、第２接地線に流入する電流値自体が小さくなり
、メモリセルの左右２つのソース端子間の電位差を小さ
くてきるという効果もある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す平面図、第２図は本発
明の一実施例のメモリセルアレイの接地配線網の模式図
、第３図は第１図に示した一実施例のうち本発明の内容
に関係する層だけを示し召した平面図、第４図は従来例
の平面図、第５図は第３図に対応する従来例の平面図、
第６図は従来例のメモリセルアレイの接地配線網の模式
図である。 １．４１・・・・・・・・・・Ｎ１拡散層、２．４２・
・・・・・・・・・ワード線、３、　４３．　４．　４
４・・・・・接地線、３５．４５・・・・・・・・・コ
ンタクト、６．４６・・・・・・・・・・抵抗体、７．
４７・・・・・・・・・・駆動トランジスタ、８、　３
６．　３７．　３８．　４８゜５８．５９．ＣＩ、Ｃ２
・・・・接地コンタクト、９．４９φ令・・・・φポリ
シリコンコンタクト、１０．５０・・・・・・ダイレク
トコンタクト。

Claims (1)

【特許請求の範囲】
1. 一対の直列接続された駆動トランジスタと抵抗体とを並
   列に接続し一方の駆動トランジスタのゲートを他方の駆
   動トランジスタのドレインに接続したメモリセルを複数
   個有し、該複数のメモリセルの上記抵抗体を第１コンタ
   クト孔をそれぞれ介して第１接地線にそれぞれ接続し、
   該第１接続線の一端において第２コンタクト孔を介して
   第２接地線に接続した半導体メモリ装置において、上記
   第２コンタクト孔に最も近いメモリセルの一方の第１コ
   ンタクト孔と上記第２コンタクト孔との間に上記第１接
   地線の一端から上記第２コンタクト孔に最も近くにメモ
   リセルの他方の第１コンタクト孔に向かって延在するス
   リットを形成したことを特徴とする半導体メモリ装置。